基于單片機(jī)和FPGA的掃頻儀設(shè)計(jì)

一個(gè)網(wǎng)絡(luò)的頻率特性包括幅頻特性和相頻特性，在系統(tǒng)設(shè)計(jì)時(shí)，各個(gè)網(wǎng)絡(luò)的頻率特性對(duì)該系統(tǒng)的穩(wěn)定性、工作頻帶、傳輸特性等都具有重要影響。實(shí)際操作中，掃頻儀大大簡(jiǎn)化了測(cè)量操作，提高了工作效率，達(dá)到了測(cè)量過(guò)程快速、直觀、準(zhǔn)確、方便的目的，在生產(chǎn)、科研、教學(xué)上得到廣泛運(yùn)用。本設(shè)計(jì)采用數(shù)字頻率合成技術(shù)產(chǎn)生掃頻信號(hào)，以單片機(jī)和FPGA為控制核心，通過(guò)A／D和D／A轉(zhuǎn)換器等接口電路，實(shí)現(xiàn)掃頻信號(hào)頻率的步進(jìn)調(diào)整、數(shù)字顯示及被測(cè)網(wǎng)絡(luò)幅頻特性與相頻特性參數(shù)的顯示。

1 系統(tǒng)總體方案及設(shè)計(jì)框圖
1．1 系統(tǒng)總體方案
將輸出頻率步進(jìn)可調(diào)的正弦掃頻信號(hào)源作為被測(cè)網(wǎng)絡(luò)的激勵(lì)Vi，可得被測(cè)網(wǎng)絡(luò)的響應(yīng)為V0。通過(guò)測(cè)量各頻率點(diǎn)的幅度就可得到V0和Vi的有效值，兩者之比就是該點(diǎn)的幅度頻率響應(yīng)；對(duì)V0和Vi進(jìn)行過(guò)零比較、整形，再送到FPGA測(cè)量相位差，即可得到相頻特性。
設(shè)激勵(lì)信號(hào)Vi=x(n)=Acos(ω0n+f)，穩(wěn)態(tài)輸出信號(hào)V0=y(n)。利用三角恒等式，可將輸入表示為兩個(gè)復(fù)指數(shù)函數(shù)之和：，式中，。對(duì)于輸入為，線性時(shí)不變系統(tǒng)穩(wěn)態(tài)輸出為。根據(jù)線性性質(zhì)可知，輸入g(n)的響應(yīng)v(n)為：。同理，輸入g*(n)的輸出v*(n)是v(n)的復(fù)共軛。于是得到輸出y(n)的表達(dá)式：

因此。輸出信號(hào)和輸入信號(hào)是頻率相同的正弦波，僅有2點(diǎn)不同：1)振幅被加權(quán)，即網(wǎng)絡(luò)系統(tǒng)在ω=ω0的幅度函數(shù)值；2)輸出信號(hào)的相位相當(dāng)于輸入有一個(gè)q(ω0)時(shí)延，即網(wǎng)絡(luò)系統(tǒng)在ω=ω0的相位值。該方案幅度和相位測(cè)量的控制都通過(guò)FPGA實(shí)現(xiàn)，能夠使測(cè)量結(jié)果精確。
1．2 系統(tǒng)總體設(shè)計(jì)框圖
系統(tǒng)通過(guò)鍵盤掃描得到外界設(shè)置的掃頻范圍和頻率步進(jìn)，通過(guò)調(diào)用DDS控模塊控制DAC904，輸出掃頻信號(hào)。由于信號(hào)在被測(cè)網(wǎng)絡(luò)阻帶內(nèi)會(huì)有很大的衰減，故用程控放大處理經(jīng)被測(cè)網(wǎng)絡(luò)的掃頻信號(hào)之后，利用AD637進(jìn)行有效值采樣，LM311進(jìn)行整形。信號(hào)有效值經(jīng)MAXl270進(jìn)行AD轉(zhuǎn)換后得到有效值的數(shù)字量，整形后的信號(hào)經(jīng)測(cè)相模塊處理得到相位差值。在FPGA中寫入2個(gè)RAM存放被測(cè)信號(hào)的有效值和相位差值。完成一次掃頻后通過(guò)波形顯示模塊將幅頻、相頻曲線顯示在示波器上，并將特定頻率點(diǎn)的幅度和相位差值在液晶顯示器上進(jìn)行顯示。系統(tǒng)實(shí)現(xiàn)框圖如圖1所示。

2 系統(tǒng)功能部分設(shè)計(jì)
2．1 掃頻信號(hào)的產(chǎn)生
直接數(shù)字合成(DDFS)信號(hào)源。它是一種完全數(shù)字化的方法：先將一個(gè)周期的正弦波(或者其他波形)的離散樣點(diǎn)幅值的數(shù)字量預(yù)先存儲(chǔ)于ROM或者RAM中，按一定的地址增量間隔讀出，經(jīng)D／A轉(zhuǎn)換后成為不同頻率的模擬正弦波信號(hào)波形，再經(jīng)低通濾掉毛刺即可得到所需頻率的輸入信號(hào)。按此原理，DDS可以合成任意波形，且可以精確控制相位，頻率也非常穩(wěn)定。利用FPGA制作起來(lái)相當(dāng)容易，且掃頻步進(jìn)實(shí)現(xiàn)簡(jiǎn)單。設(shè)FPGA內(nèi)部的參考頻率源的頻率為fclk，采用計(jì)數(shù)容量為2N的相位累加器(N為相位累加器的位數(shù))，頻率控制字為M，則DDS系統(tǒng)輸出信號(hào)的頻率fout=fclk／2N×M。頻率分辨率為：△f=fclk／2N。