無絕緣移頻自動閉塞系統(tǒng)中采集系統(tǒng)設計
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(9)硬件實現(xiàn)的SPI，SMBus／I2C和兩個UART串行接口；
(10)通用的16位定時器；
(11)具有五個捕捉/比較模塊的可編程計數(shù)器／定時器陣列；
(12)片內(nèi)看門狗定時器、VDD監(jiān)視器和溫度傳感器。
C8051F020單片機的所有模擬和數(shù)字外設均可由用戶固件使能／禁止和配置。FLASH存儲器還具有在系統(tǒng)重新編程能力，可用于非易失性數(shù)據(jù)存儲，并允許現(xiàn)場更新805l固件。片內(nèi)JTAG調(diào)試電路允許使用安裝在最終應用系統(tǒng)上的產(chǎn)品MCU進行非侵入式(不占用片內(nèi)資源)、全速的在系統(tǒng)調(diào)試。該調(diào)試系統(tǒng)支持觀察和修改存儲器和寄存器，支持斷點、觀察點、單步及運行和停機命令。在使用JTAG調(diào)試時，所有的模擬和數(shù)字外設都可全功能運行。
采用開關(guān)網(wǎng)絡以硬件方式實現(xiàn)I／O端口的靈活配置，外設電路單元通過相應的配置寄存器控制交叉開關(guān)配置到所選擇的端口上，從而避免了固定方式I／O端口既占用引腳多，配置又不夠靈活的缺點。
4 EPM3256ATCl44-10簡介
EPM3256ATCl44-10是Altera公司MAX3000系列的CPLD芯片，其特點：是以多陣列矩陣(MAX)結(jié)構(gòu)為基礎(chǔ)的高性能、低功耗的CMOS E2PROM器件，通過內(nèi)置的JTAG(IEEE 1149．1)可實現(xiàn)在系統(tǒng)編程；內(nèi)置符合IEEE 1149．1-1990標準的JTAG BST電路；是一款高密度器件，能提供5 000個可用門，256個宏單元，16個邏輯陣列塊，116個用戶I／O；引腳到引腳的邏輯延遲為5．5 ns，計數(shù)器工作頻率達172．4 MHz；多電壓I／O接口，使得核心工作在3．3 V時，I／0管腳可同時兼容5．0 V，3．3 V及2．5 V三種邏輯電平；遵守PCI規(guī)定，具有一10速度等級。
5 硬件設計原理
5．1 電源設計
該系統(tǒng)外部輸入電源為DC 48 V。DC 48 V電源經(jīng)開關(guān)、防止接反二極管、濾波電容、熔斷電阻至電源濾波器，經(jīng)濾波器濾波后送到兩個電源塊(48 V輸入，5 V輸出)。一個為輸入接口電路及通信接口電路供電，另一個經(jīng)三端穩(wěn)壓片(5 V輸入，3．3 V輸出)為內(nèi)部執(zhí)行電路及指示燈電路提供5 V及3．3 V電源。由于外圍接口電路采用單獨電源，與內(nèi)部電路分開供電，實現(xiàn)了內(nèi)部電路與接口電路的電源隔離，有效保護內(nèi)部電路器件，提高了可靠性。
5．2 輸入信號處理
低頻、繼電器狀態(tài)及地址編碼等信號經(jīng)光耦隔離后變?yōu)?．3 V方波或電平信號，送入主控單元。輸入模擬信號經(jīng)變壓器隔離或升降壓、濾波、降壓電阻、瞬時過電壓保護等信號調(diào)理后，輸出信號為交變信號，而本系統(tǒng)中單片機內(nèi)置ADC轉(zhuǎn)換輸入電壓范圍為0～3．3 V，因此在送入ADC之前，還需進行電平抬升，變?yōu)闈M足ADC輸入電壓測量范圍要求的信號。其中，功出電壓信號經(jīng)信號調(diào)理后還送至比較器電路，經(jīng)過波形變換后由原來的正弦移頻信號變?yōu)?．3 V的方波信號，作為載頻信號的輸入源。比較器電路如圖3所示。電路由分壓電阻(R56，R59)、直流分壓電阻(R61，R62)、箝位二極管(V7，8V)、比較器N25A(LM393P)、上拉電阻R63及濾波電容等組成。本文引用地址：http://m.butianyuan.cn/article/173325.htm
5．3 主控單元
主控單元包括CPU及兩片CPLD。
CPU采用C8051F020單片機。由于F020內(nèi)部集成有兩個ADC，所以在該系統(tǒng)中利用它的第18～25腳及29～34腳共14個端口作為多路模擬信號的輸入端口，由單片機完成所有模擬量的A／D轉(zhuǎn)換。在采集各路模擬信號的同時，F(xiàn)020還要從兩片CPLD讀取頻率、地址編碼及繼電器狀態(tài)數(shù)據(jù)，并對所有采樣數(shù)據(jù)進行實時計算處理，將所有轉(zhuǎn)換結(jié)果存入32 KB的外部存儲器。對于地址編碼信息，CPU只在每次上電后讀取1次，若有效，則保存，用作與微機監(jiān)測通信的CAN節(jié)點地址，之后不再檢查地址編碼信息的變化。由F020的交叉開關(guān)優(yōu)先權(quán)表可知，兩個UART的TX和RX可連到端口引腳。P0．O～P0．3，該系統(tǒng)中利用一組TX0和RX0接RS 232接口，另一組TXl和RXl接RS 485接口。
兩片CPLD均采用Altera公司的EPM3256ATCl44-lO芯片，數(shù)據(jù)采集及指示燈控制所需的控制時序及地址譯碼等電路均由CPLD產(chǎn)生。其中，CPLDl對48 MHz高精度一體化晶體振蕩器分頻，得到24 MHz及12 MHz同步時鐘信號，分別作為單片機及CAN控制器的系統(tǒng)時鐘。由于要采集的開關(guān)量路數(shù)較多，該系統(tǒng)將所有繼電器狀態(tài)輸入及五路地址編碼輸入均接至CPLDl，再由單片機通過數(shù)據(jù)總線從CPLDl分別進行讀取。CPLDl同時還生成兩路不同頻率的低頻測試脈沖，供生產(chǎn)調(diào)試時使用。CPLD2則負責完成所有低頻、載頻信息的采集。
5．4 與計算機通信接口
該系統(tǒng)提供RS 232或RS 485串行通信接口及CAN通信接口，其中串行通信接口主要用于生產(chǎn)調(diào)試，而現(xiàn)場應用中使用CAN總線與系統(tǒng)維護機交換數(shù)據(jù)。由于一條CAN總線上需掛接多個設備，該系統(tǒng)運用外部端子封線的方式為每個設備定義節(jié)點地址，地址編碼范圍為0～31。當節(jié)點地址為O時，CPU將工作于測試狀態(tài)，運行測試程序代碼，供設備調(diào)試時使用。
6 軟件設計
6．1 單片機程序設計
單片機程序固化在C38051F020單片機的內(nèi)部FLASH存儲器中，在Cygnal IDE集成開發(fā)環(huán)境下，采用模塊化程序的設計方法，將軟件分為一個主程序和若干個子程序模塊，主程序流程見圖4。系統(tǒng)采用定時器O中斷方式，每0．1 ms分別對兩個ADC的某一通道采集一次，每通道連續(xù)采集512次，并將采集到的數(shù)據(jù)分別存入外部存儲器內(nèi)的兩個連續(xù)緩沖區(qū)ADBufO和ADBufl中，再利用采集到的512個點的電壓瞬時值計算交流模擬輸入的電壓有效值。定時器0中斷模塊流程見圖5。
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