了解高速ADC的數(shù)字輸出選擇

CML驅(qū)動器

轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢是采用一種CML輸出驅(qū)動器的串行數(shù)據(jù)接口。通常情況下，使用這些驅(qū)動器的轉(zhuǎn)換器有14位或更高的分辨率，速度為200M采樣/秒或更高，只需要小型封裝和低功耗。采用JESD204接口當前修訂版(是一種CML輸出驅(qū)動器)的最新轉(zhuǎn)換器能夠工作在高達12Gbps，大大減少了所需要的輸出引腳數(shù)。

你不再需要單獨布放時鐘信號，因為標準定義的8b/10b編碼數(shù)據(jù)流中嵌入了時鐘。該標準亦將所需數(shù)據(jù)輸出引腳數(shù)減少到最少兩只。隨著分辨率、速度和轉(zhuǎn)換器通道數(shù)的增加，數(shù)據(jù)輸出引腳數(shù)也可以改變，以適應(yīng)更大的吞吐量。不過，由于CML驅(qū)動器接口通常是串行的，接口需要的引腳數(shù)少于CMOS或LVDS。CMOS或LVDS中的數(shù)據(jù)傳輸是并行方式，需要更多引腳。

表1給出了對于各種通道數(shù)和位分辨率，80M采樣/秒轉(zhuǎn)換器使用的接口引腳數(shù)。數(shù)據(jù)的假設(shè)條件是CMOS和LVDS輸出下每個通道數(shù)據(jù)有一個同步時鐘，使用CML輸出時JESD204數(shù)據(jù)傳輸?shù)淖畲笏俾蕿?.2Gbps。表中顯示出了發(fā)展到CML的原因，以及大大減少的引腳數(shù)。

由于串行數(shù)據(jù)接口采用CML驅(qū)動器，它們需要的引腳數(shù)也很少。圖3給出了一個有JESD204或類似數(shù)據(jù)輸出轉(zhuǎn)換器的典型CML驅(qū)動器。圖中顯示了可選的源端終結(jié)電阻和共模電壓。電路的輸入端驅(qū)動著電流源的開關(guān)，將兩個輸出端驅(qū)動到適當?shù)倪壿嬛怠?p>

圖3，CML輸出驅(qū)動器作為電路輸入，驅(qū)動著電流源的開關(guān)，從而將兩個輸出端子驅(qū)動到適當?shù)倪壿嬛怠?p>CML驅(qū)動器近似于一個工作在恒流模式的LVDS驅(qū)動器，而CML驅(qū)動器還有功耗的優(yōu)勢。在恒流模式下工作需要較少的輸出端，減少了總功耗。采用LVDS時，這種設(shè)計需要一個負載終結(jié)，以及控制阻抗的傳輸線，其單端阻抗為50Ω，差分阻抗為100Ω。驅(qū)動器本身也有終結(jié)，這樣有助于減少這種高帶寬信號敏感性所帶來的任何信號反射。

根據(jù)工作速度，符合JESD204標準的轉(zhuǎn)換器有不同的差分電壓和共模電壓電平規(guī)范。當工作在高達6.375Gbps速度時，采用差分技術(shù)的ADC標稱電壓為800mV，而共模技術(shù)ADC電壓約為1V。當這些系統(tǒng)工作在6.375Gbps~12.5Gbps時，差分電壓水平為400mV，而共模電壓水平仍然接近于1V。隨著轉(zhuǎn)換器速度與分辨率的提高，CML輸出正在日益成為期望的驅(qū)動器類型，它提供的速度能跟上轉(zhuǎn)換器所需要的技術(shù)。

數(shù)字時序

每種類型的數(shù)字輸出驅(qū)動器都有需要密切關(guān)注的時序關(guān)系。由于CMOS和LVDS有多個數(shù)據(jù)輸出，因此信號的布放路徑要特別注意，以盡量減少失真。如果差異太大，則設(shè)計的接收器端就無法獲得正確的時序。另外，還必須與數(shù)據(jù)輸出一起布放和調(diào)整時鐘信號。這個工作也需要特別仔細，在時鐘輸出與數(shù)據(jù)輸出之間布放路徑，以確保失真不大。

CML中各數(shù)字輸出之間的路徑布放也需要注意。要管理的數(shù)據(jù)輸出少了很多，因此工作也變得較容易，但設(shè)計者不能掉以輕心。此時，你不需要考慮數(shù)據(jù)輸出與時鐘輸出之間的時序失真問題，因為時鐘嵌入在了數(shù)據(jù)中。但是，需要特別注意接收器中的CDR(時鐘數(shù)據(jù)恢復(fù))電路。

除了失真以外，設(shè)計者還必須仔細地察看CMOS和LVDS中的建立與保持時間， 包括在時鐘變換沿以前，將數(shù)據(jù)輸出驅(qū)動到適當?shù)倪壿嫅B(tài)，以及在時鐘轉(zhuǎn)換結(jié)束沿后，使邏輯態(tài)維持足夠的長度。數(shù)據(jù)輸出與時鐘輸出之間的失真會影響這個狀況，因此關(guān)鍵是要維持良好的時序關(guān)系。

LVDS的信號擺幅小于CMOS，并且它也支持差分信令。LVDS輸出驅(qū)動器為很多輸出端提供較小的信號，當做邏輯轉(zhuǎn)換時，從電源拉出的電流也低于CMOS，這樣在邏輯狀態(tài)改變時不容易產(chǎn)生問題。而大批同時轉(zhuǎn)換的CMOS驅(qū)動器可能會拉低電源電壓，當為接收器驅(qū)動正確邏輯值時會產(chǎn)生問題。LVDS驅(qū)動器會保持一個恒定的電流水平，因此避免了這類問題。LVDS驅(qū)動器還能抵御共模噪聲，因為它采用的是差分信令。

CML驅(qū)動器具有與LVDS類似的優(yōu)點。這些驅(qū)動器也有恒流水平，但與LVDS不同，它需要更少電流，因為數(shù)據(jù)串行化了。CML驅(qū)動器也提供對共模噪聲的抑制能力，因為它們也采用差分信令。不過，LVDS和CML的缺點也正在于它們是恒流，所以，即使在較低的采樣速率下，功耗仍會較大。對于較高速度和分辨率的轉(zhuǎn)換器來說，LVDS或CML較CMOS的優(yōu)點就在于顯著減少了功耗和引腳數(shù)。

轉(zhuǎn)換器技術(shù)隨著速度和分辨率的提高而不斷進步，采用了數(shù)字輸出驅(qū)動器，并逐步滿足了傳輸數(shù)據(jù)的需求。CML輸出作為串行數(shù)據(jù)傳輸轉(zhuǎn)換器中的數(shù)字輸出接口正在日益普及。不過，今天的設(shè)計仍然在使用CMOS和LVDS數(shù)字輸出。你要使用的數(shù)字輸出類型取決于自己的應(yīng)用情況。

對于采樣速率小于200M采樣/秒的轉(zhuǎn)換器，CMOS仍然是一種適用的技術(shù)。當采樣速度提高到200M采樣/秒以上時，LVDS成為很多應(yīng)用中的更實用選擇。采用串行數(shù)據(jù)接口(如JESD204)的CML驅(qū)動器可以進一步提高效率，減小功耗和封裝尺寸。