一種低電壓低靜態(tài)電流LDO的電路設計（一）

隨著過去幾十年里掌上智能終端快速發(fā)展，低壓差的線性穩(wěn)壓器(Low Drop-out Regulator,LDO)因其具有低功耗、高的電源抑制比、體積小、電路設計簡單等優(yōu)點得到大量應用。LDO大部分時間工作在低負載應用，因此，其在低負載情況下的靜態(tài)電流消耗決定著電池的壽命。當今的LDO發(fā)展趨勢是低電壓、低靜態(tài)電流來延長電池使用壽命。然而，低靜態(tài)電流會導致不穩(wěn)定性，帶來大的輸出電壓暫態(tài)變化，必須在靜態(tài)電流和輸出暫態(tài)特性進行合理的折中。相比于傳統(tǒng)LDO采用分立結構的帶隙基準電壓源和誤差放大器，本文給出一種創(chuàng)新結構的LDO,將帶隙基準電壓源和誤差放大器兩個模塊合二為一，因此更容易實現(xiàn)低靜態(tài)電流消耗，低暫態(tài)電壓變化。

1 LDO電路分析

圖1給出精簡結構的LDO,僅僅包括4條主要的電流支路，分別是：增益級、緩沖級和2個PTAT電流源。

相比傳統(tǒng)結構LDO,精簡結構將帶隙基準電壓源和誤差放大器合二為一，因此在其他性能不變情況下，可將電路靜態(tài)電流消耗減小到原來1 2 左右。

這個電路存在兩個缺點：輸出電壓為帶隙基準電壓不可調(diào);需要使用NPN晶體管，而標準CMOS工藝中并不存在NPN晶體管。由于如今的SoC趨向工作在低電壓環(huán)境，因此這種結構能夠有充足的應用場合。第二個問題在單片設計時候，采用雙阱CMOS工藝，只需增加一道掩膜工藝，費用增加不多，因此兩個問題實際應用并不明顯。

1.1 帶隙基準電壓分析

三極管基射級電壓和熱力學電壓分別具有負、正溫度系數(shù)，因此帶隙基準電壓的原理是疊加三極管基射級電壓和熱力學溫度電壓，達到在室溫下的零溫度系數(shù)。

在精簡LDO結構中，晶體管Q3和電阻R2定義帶隙基準電壓，流過R2為PTAT電流。通過鏡像流過晶體管Q1電流。晶體管Q3偏置到集電極電流。因此，在環(huán)路中，晶體管Q1和Q3將調(diào)整到相同的基射級電壓值。尤其環(huán)路比較高的情況下，這種調(diào)整是相當精確的。因此，通過合理設計電阻R2和R3,晶體管Q1,Q2和Q3有相同的集電極電流。因此：

式中：IS 是三極管飽和電流;β2 是晶體管Q2的電流增益;n 是晶體管Q2和Q1射級面積比。通過式(1)可以得到PTAT電流：

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