高速DSP系統(tǒng)PCB板的可靠性設(shè)計(jì)分析

隨著微電子技術(shù)的高速發(fā)展，新器件的應(yīng)用導(dǎo)致現(xiàn)代EDA設(shè)計(jì)的電路布局密度大，而且信號(hào)的頻率也很高，隨著高速器件的使用，高速DSP(數(shù)字信號(hào)處理) 系統(tǒng)設(shè)計(jì)會(huì)越來(lái)越多，處理高速DSP應(yīng)用系統(tǒng)中的信號(hào)問(wèn)題成為設(shè)計(jì)的重要問(wèn)題，在這種設(shè)計(jì)中，其特點(diǎn)是系統(tǒng)數(shù)據(jù)速率、時(shí)鐘速率和電路密集度都在不斷增加，其PCB印制板的設(shè)計(jì)表現(xiàn)出與低速設(shè)計(jì)截然不同的行為特點(diǎn)，即出現(xiàn)信號(hào)完整性問(wèn)題、干擾加重問(wèn)題、電磁兼容性問(wèn)題等等。

這些問(wèn)題能導(dǎo)致或者直接帶來(lái)信號(hào)失真，定時(shí)錯(cuò)誤，不正確數(shù)據(jù)、地址和控制線以及系統(tǒng)錯(cuò)誤甚至系統(tǒng)崩潰，解決不好會(huì)嚴(yán)重影響系統(tǒng)性能，并帶來(lái)不可估量的損失。解決這些問(wèn)題的方法主要靠電路設(shè)計(jì)。因此PCB印制板的設(shè)計(jì)質(zhì)量相當(dāng)重要，它是把最優(yōu)的設(shè)計(jì)理念轉(zhuǎn)變?yōu)楝F(xiàn)實(shí)的惟一途徑。下面討論針對(duì)在高速DSP系統(tǒng)中PCB板可靠性設(shè)計(jì)應(yīng)注意的若干問(wèn)題。

電源設(shè)計(jì)

高速DSP系統(tǒng)PCB板設(shè)計(jì)首先需要考慮的是電源設(shè)計(jì)問(wèn)題。在電源設(shè)計(jì)中，通常采用以下方法來(lái)解決信號(hào)完整性問(wèn)題。

考慮電源和地的去耦

隨著DSP工作頻率的提高，DSP和其他IC元器件趨向小型化、封裝密集化，通常電路設(shè)計(jì)時(shí)考慮采用多層板，建議電源和地都可以用專門(mén)的一層，且對(duì)于多種電源，例如DSP的I/O電源電壓和內(nèi)核電源電壓不同，可以用兩個(gè)不同的電源層，若考慮多層板的加工費(fèi)用高，可以把接線較多或者相對(duì)關(guān)鍵的電源用專門(mén)的一層，其他電源可以和信號(hào)線一樣布線，但要注意線的寬度要足夠。

無(wú)論電路板是否有專門(mén)的地層和電源層，都必須在電源和地之間加一定的并且分布合理的電容。為了節(jié)省空間，減少通孔數(shù)，建議多使用貼片電容?？砂奄N片電容放在PCB板背面即焊接面，貼片電容到通孔用寬線連接并通過(guò)通孔與電源、地層相連。

考慮電源分布的布線規(guī)則

分開(kāi)模擬和數(shù)字電源層

高速高精度模擬元件對(duì)數(shù)字信號(hào)很敏感。例如，放大器會(huì)放大開(kāi)關(guān)噪聲，使之接近脈沖信號(hào)，所以在板上模擬和數(shù)字部分，電源層一般是要求分開(kāi)的。

隔離敏感信號(hào)

有些敏感信號(hào)(如高頻時(shí)鐘) 對(duì)噪聲干擾特別敏感，對(duì)它們要采取高等級(jí)隔離措施。高頻時(shí)鐘(20MHz以上的時(shí)鐘，或翻轉(zhuǎn)時(shí)間小于5ns的時(shí)鐘)必須有地線護(hù)送，時(shí)鐘線寬至少10mil，護(hù)送地線線寬至少20mil，高頻信號(hào)線的保護(hù)地線兩端必須由過(guò)孔與地層良好接觸，而且每5cm 打過(guò)孔與地層連接;時(shí)鐘發(fā)送側(cè)必須串接一個(gè)22Ω～220Ω的阻尼電阻?？杀苊庥蛇@些線帶來(lái)的信號(hào)噪聲所產(chǎn)生的干擾。

軟、硬件抗干擾設(shè)計(jì)

一般高速DSP應(yīng)用系統(tǒng)PCB板都是由用戶根據(jù)系統(tǒng)的具體要求而設(shè)計(jì)的，由于設(shè)計(jì)能力、實(shí)驗(yàn)室條件有限，如不采取完善、可靠的抗干擾措施，一旦遇到工作環(huán)境不理想、有電磁干擾就會(huì)導(dǎo)致DSP程序流程紊亂，當(dāng)DSP正常工作代碼不能恢復(fù)時(shí)，將出現(xiàn)跑飛程序或死機(jī)現(xiàn)象，甚至?xí)p壞某些元器件。應(yīng)注意采取相應(yīng)的抗干擾措施。

硬件抗干擾設(shè)計(jì)

硬件抗干擾效率高，在系統(tǒng)復(fù)雜度、成本、體積可容忍的情況下，優(yōu)先選用硬件抗干擾設(shè)計(jì)。常用的硬件抗干擾技術(shù)可歸納為以下幾種:

(1) 硬件濾波：RC 濾波器可以大大削弱各類高頻干擾信號(hào)。如可以抑制“毛刺”干擾。

(2) 合理接地：合理設(shè)計(jì)接地系統(tǒng)，對(duì)于高速的數(shù)字和模擬電路系統(tǒng)來(lái)說(shuō)，具有一個(gè)低阻抗、大面積的接地層是很重要的。地層既可以為高頻電流提供一個(gè)低阻抗的返回通路，而且使EMI、RFI變得更小，同時(shí)還對(duì)外部干擾具有屏蔽作用。PCB 設(shè)計(jì)時(shí)把模擬地和數(shù)字地分開(kāi)。

(3) 屏蔽措施：交流電源、高頻電源、強(qiáng)電設(shè)備、電弧產(chǎn)生的電火花，會(huì)產(chǎn)生電磁波，成為電磁干擾的噪聲源，可用金屬殼體把上述器件包圍起來(lái)，再接地，這對(duì)屏蔽通過(guò)電磁感應(yīng)引起的干擾非常有效。

(4) 光電隔離：光電隔離器可以有效地避免不同電路板間的相互干擾，高速的光電隔離器常用于DSP和其他設(shè)備(如傳感器、開(kāi)關(guān)等) 的接口。

軟件抗干擾設(shè)計(jì)

軟件抗干擾有硬件抗干擾所無(wú)法取代的優(yōu)勢(shì)，在DSP 應(yīng)用系統(tǒng)中還應(yīng)充分挖掘軟件的抗干擾能力，從而將干擾的影響抑制到最小。下面給出幾種有效的軟件抗干擾方法。

(1) 數(shù)字濾波：模擬輸入信號(hào)的噪聲可以通過(guò)數(shù)字濾波加以消除。常用的數(shù)字濾波技術(shù)有:中值濾波、算術(shù)平均值濾波等。

(2) 設(shè)置陷阱：在未用的程序區(qū)內(nèi)設(shè)置一段引導(dǎo)程序，當(dāng)程序受干擾跳到此區(qū)域時(shí)，引導(dǎo)程序?qū)?qiáng)行捕獲到的程序引導(dǎo)到指定的地址，在那里用專門(mén)程序?qū)Τ鲥e(cuò)程序進(jìn)行處理。

(3) 指令冗余：在雙字節(jié)指令和三字節(jié)指令后插入兩三個(gè)字節(jié)的空操作指令NOP，可以防止當(dāng)DSP系統(tǒng)受干擾程序跑飛時(shí)，將程序自動(dòng)納入正軌。

(4) 設(shè)置看門(mén)狗定時(shí)：如失控的程序進(jìn)入“死循環(huán)”，通常采用“看門(mén)狗”技術(shù)使程序脫離“死循環(huán)”。其原理是利用一個(gè)定時(shí)器，它按設(shè)定周期產(chǎn)生一個(gè)脈沖，如果不想產(chǎn)生此脈沖，DSP就應(yīng)在小于設(shè)定周期的時(shí)間內(nèi)將定時(shí)器清零;但當(dāng)DSP程序跑飛時(shí)，就不會(huì)按規(guī)定把定時(shí)器清零，于是定時(shí)器產(chǎn)生的脈沖作為DSP復(fù)位信號(hào)，將DSP重新復(fù)位和初始化。

電磁兼容性設(shè)計(jì)

電磁兼容性是指電子設(shè)備在復(fù)雜電磁環(huán)境中仍可以正常工作的能力。電磁兼容性設(shè)計(jì)的目的是使電子設(shè)備既能抑制各種外來(lái)干擾，又能減少電子設(shè)備對(duì)其他電子設(shè)備的電磁干擾。在實(shí)際的PCB板中相鄰信號(hào)間或多或少存在著電磁干擾現(xiàn)象即串?dāng)_。串?dāng)_的大小與回路間的分布電容和分布電感有關(guān)。解決這種信號(hào)間的相互電磁干擾可采取以下措施:

選擇合理的導(dǎo)線寬度

由于瞬變電流在印制線條上產(chǎn)生的沖擊干擾主要是印制導(dǎo)線的電感成分引起的，而其電感量與印制導(dǎo)線長(zhǎng)度成正比，與寬度成反比。所以采用短而寬的導(dǎo)線對(duì)抑制干擾是有利的。時(shí)鐘引線、總線驅(qū)動(dòng)器的信號(hào)線常有大的瞬變電流，其印制導(dǎo)線要盡可能短。對(duì)于分立元件電路，印制導(dǎo)線寬度在1.5mm左右即可滿足要求;對(duì)于集成電路，印制導(dǎo)線寬度在0. 2mm～1. 0mm之間選擇。

采用井字形網(wǎng)狀布線結(jié)構(gòu)。