一種X波段頻率合成器的設(shè)計方案

摘要：在非相參雷達測試系統(tǒng)中，頻率合成技術(shù)是其中的關(guān)鍵技術(shù)，針對雷達測試系統(tǒng)的要求，介紹了一種用DDS激勵PLL的X波段頻率合成器的設(shè)計方案。文中給出了主要的硬件選擇及具體電路設(shè)計，通過對該頻率合成器的相位噪聲和捕獲時間的分析，及對樣機性能的測試，結(jié)果表明該X波段頻率合成器帶寬為800 MHz、輸出相位噪聲優(yōu)于-80 dBc／Hz@10 kHz、頻率分辨率達0．1 MHz，可滿足雷達測試系統(tǒng)系統(tǒng)的要求。測試表明，該頻率合成器能產(chǎn)生低相噪、高分辨率、高穩(wěn)定度的X波段信號，具有較好的工程應(yīng)用價值。
關(guān)鍵詞：DDS；PLL；低相位噪聲；環(huán)路濾波器

在非相參雷達測試系統(tǒng)中，頻率合成技術(shù)是其中的關(guān)鍵技術(shù)之一，它要求在一個很寬的頻率范圍內(nèi)以快捷的速度，提供大量的高精度、高分辨率、高穩(wěn)定度的頻率信號。頻率合成的主要方法有直接頻率合成、鎖相頻率合成(PLL)和數(shù)字直接頻率合成(DDS)。PLL雖然有鎖定頻率高、帶寬寬以及頻譜質(zhì)量好等優(yōu)點，但是存在置頻時間長、分辨率較低等缺點。DDS有頻率分辨率高、頻率轉(zhuǎn)換時間快、輸出相位噪聲低等優(yōu)良特性，但其輸出頻率低、雜散性能較差，這些因素又限制了它們的使用。如果把兩者結(jié)合起來，取長補短，則可以獲得更高的頻率分辨率、更快的信號建立時間、低相噪和寬輸出頻率范圍等性能。

1 X波段頻率合成器的方案設(shè)計
常用的DDS+PLL組合有DDS激勵PLL和DDS內(nèi)插PLL 2種方式。無論采用哪種組合方式，都可以獲得高分辨率、快速轉(zhuǎn)換、較寬頻率范圍的輸出頻率。但在頻率雜散性能、頻率建立時間和電路復(fù)雜程度等方面，兩種組合特點各有不同。在PLL內(nèi)插DDS的組合方案中，雖然DDS輸出不經(jīng)PLL倍頻，故具有較低的相位噪聲和較好的雜散性能，但此方案需要濾除混頻器產(chǎn)生的多余分量，影響環(huán)路參數(shù)，致使設(shè)計電路復(fù)雜，硬件調(diào)試周期長。而前者硬件結(jié)構(gòu)簡單易實現(xiàn)，系統(tǒng)穩(wěn)定性高。
本方案采用DDS激勵PLL的方式對X波段頻率合成器進行設(shè)計。系統(tǒng)原理圖如圖1所示。

PLL由數(shù)字鑒相器、高精度電荷泵、可編程參考分頻器R、可編程A，B計數(shù)器以及雙模分頻器(P／P+1)組成。當PLL鎖定時，頻率合成器及VCO輸出頻率為：

DDS的輸出頻率受頻率控制字K控制，且

式(3)中K為DDS的頻率控制字，M為相位累加器字長，fCLK為DDS的內(nèi)部工作頻率。因此(1)式可以寫為


2 硬件電路設(shè)計
本設(shè)計用于實現(xiàn)X波段低相噪鎖相頻率源，其中心頻率為9．4 GHz，帶寬為800 MHz，頻率分辨率為100 kHz，相位噪聲要求為-80 dBc ／Hz@10 kHz，由(1)式知VCO的輸出頻率為4．5～4．9 GHz。鑒于以上考慮，本方案采用DDS芯片AD9910和鎖相芯片ADF4106對硬件電路進行了設(shè)計。
2．1 AD9910的性能特點
AD9910是ADI公司推出的一款直接數(shù)字頻率合成器(DDS)芯片，與其他高速DDS器件相比，它集成14位數(shù)／模轉(zhuǎn)換器(DAC)，可以形成數(shù)字可編程、高頻模擬輸出的頻率合成器，能夠產(chǎn)生頻率高400MHz的正弦波形。這款DDS使用32位累加器，可提供快速調(diào)頻和頻率調(diào)節(jié)分辨率。其采樣率為1GSPS，調(diào)節(jié)分辨率為0．23 Hz。該DDS也支持快速的相位和幅度切換，具有PLL REFCLK乘法器。
AD9910可通過串行I／O端口設(shè)置內(nèi)部控制寄存器內(nèi)容，其內(nèi)部包含靜態(tài)RAM(1 024字x32位RAM)以支持多種頻率、相位和幅度調(diào)制。AD99 10也支持用戶定義、數(shù)字控制的線性掃描工作模式。
為了獲得更高級的調(diào)制功能，其集成了高速并行數(shù)據(jù)輸入端口以支持直接頻率、相位、幅度或極性調(diào)制。AD9910可應(yīng)用于捷變本振頻率合成、快速跳頻和雷達線性調(diào)頻源中。
AD9910的電源電壓為1．8 V和3．3 V，功率消耗為715～850 mW，具有軟件和硬件控制的低功耗模式，低功耗模式的功耗為19～25 mW。其DAC輸出相位噪聲為-125 dBc／Hz@1 kHz，可進行25 Mb／s寫速度串行I／O控制。AD9910的內(nèi)部結(jié)構(gòu)框圖如圖2所示。

2．2 ADF4106的性能特點
ADF4106是美國ADI公司生產(chǎn)的高性能鎖相頻率合成芯片，主要由數(shù)字鑒相器、電荷泵、R分頻器、A，B計數(shù)器及雙模前置P／P+1分頻器等組成。數(shù)字鑒相器對R計數(shù)器與N計數(shù)器的輸出信號進行相位比較，得到一個誤差電壓。14bit可編程參考R分頻器對外部晶振分頻后得到參考頻率。該器件可以通過可編程6位A計數(shù)器、13位B計數(shù)器及雙模前置分頻器(P／P+1)來共同完成主分頻比N(N=BP+A)。因此，設(shè)計時只需外加環(huán)路濾波器，并選擇合適的參考值，即可獲得穩(wěn)定的頻率輸出。該器件的主要特點如下：1)該合成器的輸出頻率為0．5～6 GHz；2)工作電壓：2．7～3．3 V；3)最高鑒相輸入104 MHz，具有4組可編程雙模分頻器8／9，16／19，32／33，64／65；4)編程控制采用3線串行接口；5)能夠進行模擬和數(shù)字鎖定檢測；6)具有良好的相位噪聲參數(shù)。
2．3 環(huán)路濾波器設(shè)計
在鎖相環(huán)頻率合成器中，環(huán)路濾波器的主要作用是濾除PLL輸出誤差電壓中的高頻分量以保證環(huán)路的穩(wěn)定性，以改善環(huán)路跟蹤性能和噪聲性能。在環(huán)路帶寬內(nèi)，鑒相器強迫VCO跟蹤參考頻率，將參考振蕩器的相位噪聲映射到VCO上。這一過程受到鑒相器噪聲基底的支配，因為鑒相器噪聲基底通常比參考振蕩器的相位噪聲高。由于補償頻率高于環(huán)路帶寬，環(huán)路就不能很好地跟蹤參考頻率，總的相位噪聲等于VCO的相位噪聲，因此要將環(huán)路帶寬設(shè)置在鑒相器噪聲基底與VCO自由振蕩時相位噪聲的交叉點上。過寬的環(huán)路帶寬雖然能縮短鎖定時間，但同時也會引入?yún)⒖茧s散；過窄則正好相反。因此需要在鎖定時間和參考雜散之間作折衷考慮。通常環(huán)路濾波器的帶寬應(yīng)為鑒相器鑒相頻率的1／10，同時為了避免環(huán)路不穩(wěn)定，環(huán)路帶寬不應(yīng)超過鑒相頻率的1／5。本設(shè)計中采用三階無源積分濾波器，濾波器各參數(shù)由軟件ADIsimPLL計算可得。PLL和環(huán)路濾波器如圖3所示。

2．4 時序控制電路設(shè)計
本文利用FPGA對DDS芯片的串口控制寄存器直接進行送數(shù)操作以及對相關(guān)管腳的配置來實現(xiàn)對該DDS芯片的控制。

AD9910在串行通信模式下，對芯片管腳讀寫操作時序關(guān)系如圖4所示，在片選信號CS低電平時開始對串口寄存器進行讀寫操作。指令周期中的8位數(shù)據(jù)的第一位為讀寫控制位，后7位表示為寄存器地址。數(shù)據(jù)周期緊接指令周期之后，送完數(shù)據(jù)后再將片選信號置位。注意輸入的數(shù)據(jù)暫時存在寄存器的緩存器中，還需要IO_UPDATA(59腳)上升沿脈沖觸發(fā)后才有效。同時，在設(shè)置IO_UPDATA時確保脈寬大于一個周期的內(nèi)部信號SYNC_CLK。

3 性能分析
3．1 相位噪聲
頻率合成器的相位噪聲主要由4部分組成：VCO固有的相位噪聲；鑒相器、環(huán)路濾波器、分頻器的相位噪聲；參考頻率的相位噪聲以及VCO輸出經(jīng)二倍頻后引起的相噪惡化值。其中環(huán)路分頻比N對環(huán)路帶寬內(nèi)的輸出相位噪聲影響最大，即在環(huán)路帶通內(nèi)，輸出相位噪聲要惡化20logNdB。在環(huán)路帶寬外的相位噪聲主要由VCO，而VCO的相位噪聲一般都比較理想，能滿足工程需要。VCO輸出經(jīng)二倍頻后引起的相噪惡化值為。在將VCO的特性理想化的情況下，則整個環(huán)路的相位噪聲可近似為：
PNtot=PNPLL+201gN+10lgfPFD+20lg2 (5)
式(5)中PNPLL是鎖相環(huán)的相位噪聲基數(shù)，它是由鎖相電路本身引起的，對于確定的鎖相環(huán)和參考頻率它是—常數(shù)，鎖相芯片ADF4106的相位噪聲基PNPLL為-219 dBc／Hz，式(5)中fPFD=fDDS／R，N=fVCO／fPFD=BP+A，因此(5)式可以寫為：
PNtot=PNPLL+20lg(fVCO／fPFD)+10 lg(fDDS／R)+20 lg2 (6)
當頻率合成器輸出為中心頻率9．4 GHz時，fVCO為4．7 GHz，通過改變頻率控制字K使fDDS為47 MHz，取R=1，則頻率合成器的相位噪聲為：
PNtot=-219+201g100+10lg(47×106)+6=-219+40+77+6=-96 dBc／Hz (7)
圖5為通過軟件ADIsimPLL計算得到的相位噪聲曲線。由該曲線可知，在偏離載頻10 kHz時，相位噪聲約為-95 dBc／Hz，在偏離載頻1 MHz時，相位噪聲約為-96 dBc／Hz，由此表明該頻率合成器具有很好的相位噪聲指標，可以滿足設(shè)計要求。

3．2 捕獲時間
捕獲時間是在一定的頻率容限內(nèi)由從一個特定頻率躍變到另一特定頻率所用的時間。跳變量通常由鎖相環(huán)頻段內(nèi)的最大跳變決定。DDS激勵PLL時，頻率合成器的捕獲時間主要由PLL的決定。當鑒相器工作在較高的頻率上時，相位比較也將以較高的速度進行，從而鎖相環(huán)將更快鎖定。另外，由于鎖相頻率較高，環(huán)路帶寬也將增大，這也會縮短捕獲時間。當鎖定頻率為4．7 GHz時的捕獲時間如圖6所示。由圖4知，經(jīng)2 ms后PLL可將頻率鎖定在4．7 GHz上，由此表明該頻率合成器具有較短的捕獲時間。

4 測試結(jié)果
根據(jù)以上的設(shè)計方案，現(xiàn)已研制出樣機。經(jīng)Agilent公司的頻譜儀E4407B測試，得知該頻率合成器的性能參數(shù)主要有：

圖7為頻率合成器輸出為9．4 GHz時的頻譜，圖8為其相位噪聲曲線。

由圖7可知，當輸出為9．4 GHz時，實際輸出頻率與之相差1 kHz，表明該頻率合成器輸出精度高；由圖8可知，當在偏離載頻10 kHz處，相位噪聲達-95．32 dBc／Hz，與理論分析基本吻合，從而證明該頻率合成器設(shè)計是正確合理的。

5 結(jié)束語
本文采用ADI公司的AD9910和ADF4106設(shè)計了一個倍頻式DDS激勵PLL的X波段頻率合成器，既利用了PLL的高鑒相頻率以保證快的轉(zhuǎn)換速度，又利用DDS保證高的頻率分辨率，既解決高頻率轉(zhuǎn)換速度和高頻率分辨率之間的矛盾，又保證了整個頻率合成器的相位噪聲。經(jīng)測試表明，該頻率合成器能產(chǎn)生低相噪、高分辨率、高穩(wěn)定度的X波段信號，是一種較新的、實用的頻率合成器，具有較好的工程應(yīng)用價值。目前，該頻率合成器已經(jīng)成功的應(yīng)用在某X波段非相參雷達測試設(shè)備中，并且可以很好的滿足系統(tǒng)的要求。