電力線仿真系統(tǒng)的FPGA設(shè)計(jì)與實(shí)現(xiàn)

3．2 電力線噪聲的仿真
根據(jù)文中研究結(jié)果，電力線噪聲主要可分為5大類，其中有色背景噪聲、窄帶噪聲和異步周期脈沖噪聲由于其功率譜密度較小，統(tǒng)計(jì)特性相對恒定，而統(tǒng)一歸為背景噪聲。大量的背景噪聲的和可以使用高斯白噪聲進(jìn)行模擬。
同步周期脈沖噪聲的周期為10 ms或20 ms，與G3-PLC系統(tǒng)一個(gè)數(shù)據(jù)幀的持續(xù)時(shí)間相當(dāng)，因此在一幀數(shù)據(jù)內(nèi)只會出現(xiàn)極少的同步周期脈沖，為簡化處理，可以將它并入突發(fā)脈沖噪聲。Manfred Zimmermann提出采用馬爾科夫過程對突發(fā)脈沖噪聲的出現(xiàn)進(jìn)行模擬，根據(jù)研究結(jié)果，該模型能較精確的模擬脈沖噪聲的出現(xiàn)時(shí)間，但該模型由于運(yùn)算量大而帶來實(shí)現(xiàn)上的困難。一種較簡單且不失精確性的方法是根據(jù)突發(fā)脈沖出現(xiàn)的時(shí)間、時(shí)間寬度等參數(shù)的統(tǒng)計(jì)特性，由式(10)進(jìn)行模擬。
文中脈沖噪聲出現(xiàn)時(shí)間的比率約為0．001 35％，平均出現(xiàn)頻率為0．122次／s。假設(shè)系統(tǒng)采用fs的采樣頻率，則每個(gè)采樣點(diǎn)出現(xiàn)脈沖噪聲的概率為Pimp=0．122／fs；脈沖噪聲平均寬度為wimp=1．35×10-5×fs／0．122個(gè)采樣點(diǎn)。不妨定義在脈沖噪聲包絡(luò)幅度下降到最大值的5％以內(nèi)時(shí)為脈沖噪聲的結(jié)束時(shí)刻。將上述參數(shù)代入式(10)可得

根據(jù)上述參數(shù)的推導(dǎo)結(jié)果，可以在Matlab中通過如下方法模擬電力線噪聲：
用隨機(jī)數(shù)產(chǎn)生函數(shù)Randsrc產(chǎn)生一個(gè)N維[0，1]分布的隨機(jī)向量作為脈沖噪聲標(biāo)示向量，其中P(x=1)=Pimp；然后循環(huán)搜索標(biāo)示向量，當(dāng)該點(diǎn)的值為1時(shí)，自該點(diǎn)起調(diào)用脈沖發(fā)生函數(shù)；再用脈沖發(fā)生函數(shù)首先產(chǎn)生兩個(gè)正態(tài)分布的獨(dú)立的隨機(jī)數(shù)A0、b0，并產(chǎn)生一個(gè)正態(tài)分布的隨機(jī)變量d，其均值由式(11)求得。最后按式(10)產(chǎn)生一個(gè)輸出向量，并將其加到結(jié)果向量中。
通過上述方法產(chǎn)生的電力線脈沖噪聲如圖6所示。

由于噪聲出現(xiàn)的概率較低，因此在仿真時(shí)需要延長仿真時(shí)間，而這樣會導(dǎo)致過大的數(shù)據(jù)量，因此在此次仿真中，調(diào)低了采樣頻率，但這并不影響仿真效果。從圖中可以直觀地看出，該結(jié)果與電力線實(shí)際的噪聲環(huán)境比較吻合。
3．3 仿真算法的實(shí)現(xiàn)
信道的特性在單次仿真中應(yīng)該保持不變，可以借助PC機(jī)對信道進(jìn)行設(shè)計(jì)。按文中討論的算法求出信道的單位沖擊響應(yīng)向量，并通過RS2 32口或者網(wǎng)口等方法發(fā)送給仿真系統(tǒng)，在FPGA中采用FIR濾波器實(shí)現(xiàn)該單位沖擊響應(yīng)。同時(shí)為實(shí)現(xiàn)帶反饋回路的信道的仿真，可以在FPGA中實(shí)現(xiàn)另一路并行的IIR濾波器，通過PC機(jī)的參數(shù)對兩路濾波器的輸出進(jìn)行切換。噪聲的仿真方法在PC機(jī)上產(chǎn)生相應(yīng)的參數(shù)傳入。FPGA，為保證更好地實(shí)時(shí)性，也可以在FPGA中采用偽隨機(jī)序列產(chǎn)生電路實(shí)現(xiàn)。

4 結(jié)束語
針對電力線信道和噪聲的標(biāo)準(zhǔn)實(shí)時(shí)仿真平臺，對于電力線通信設(shè)備的開發(fā)和測試是必要的，它能幫助開發(fā)人員在設(shè)備研發(fā)的每一步對可靠性進(jìn)行快速測試，并且針對不同電力線通信產(chǎn)品提供統(tǒng)一的測試定標(biāo)平臺。文中在對電力線信道特性和噪聲進(jìn)行深入分析的基礎(chǔ)上，提出了一種電力線信道實(shí)時(shí)仿真平臺的設(shè)計(jì)方法，該算法使用Matlab仿真驗(yàn)證了可行性。該平臺可使用基于FPGA的硬件實(shí)現(xiàn)，具有較高的實(shí)用
價(jià)值。