GPS自適應(yīng)調(diào)零天線信號(hào)處理系統(tǒng)硬件設(shè)計(jì)
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根據(jù)設(shè)計(jì)要求，為保證7路數(shù)據(jù)同步，需要使用FPGA給A／D模塊、數(shù)字變頻模塊、D／A模塊提供相同的時(shí)鐘信號(hào)，這樣做會(huì)消耗大量的FPGA全局時(shí)鐘資源。如果加上算法在同一塊FPGA中實(shí)現(xiàn)，就有可能產(chǎn)生時(shí)鐘資源沖突，所以這次信號(hào)處理器使用主副FPGA的方式，主FPGA提供算法的實(shí)現(xiàn)，副FPGA向外設(shè)提供時(shí)鐘信號(hào)和控制信號(hào)。這種方式將提供更大的靈活性，如后續(xù)升級(jí)只需考慮修改主FPGA的算法，其余模塊無需改變。
主FPGA處理數(shù)據(jù)的能力標(biāo)志著一個(gè)系統(tǒng)的性能，因而系統(tǒng)采用Xilinx公司Virtex-6系列的XC6VLXT75T，它可以提供5 616 kB的內(nèi)嵌塊RAM，擁有多達(dá)288個(gè)DSP48E1，單端通用I／O有360個(gè)，可以實(shí)現(xiàn)高性能濾波以及其他數(shù)字信號(hào)處理功能。副FPGA主要提供時(shí)鐘和控制信號(hào)，系統(tǒng)選擇Xilinx公司Spartan-6系列的XC6Slx16，它可以提供2路CMT，以及576 kB的RAM和232個(gè)用戶I／O。
1．2 數(shù)字變頻模塊
數(shù)字變頻一般有兩種方法實(shí)現(xiàn)：一種是使用FPGA；另一種是使用專用變頻芯片。利用FPGA實(shí)現(xiàn)變頻器件具有靈活的特點(diǎn)，但數(shù)字變頻設(shè)計(jì)計(jì)算量較大，會(huì)耗費(fèi)大量的FPGA資源，如果抗干擾算法也使用較復(fù)雜的算法，就有可能產(chǎn)生資源沖突；當(dāng)數(shù)據(jù)處理速率較高時(shí)，F(xiàn)PGA實(shí)現(xiàn)的性能遠(yuǎn)不如專用數(shù)字變頻器件。
數(shù)字下變頻包括數(shù)字解調(diào)，低通濾波等幾個(gè)處理環(huán)節(jié)，利用NCO，F(xiàn)IR濾波器可以完成數(shù)字下變頻；數(shù)字上變頻恰好與之相反。由于變頻芯片處理多路數(shù)據(jù)，所以選擇GC5016作為專用數(shù)字變頻器件，該器件是TI公司推出的寬頻帶4通道的可編程數(shù)字上／下變頻轉(zhuǎn)換器，提供150M samp le·s-1時(shí)鐘，具有杰出的3G性能、靈活的寬帶數(shù)字濾波、多個(gè)輸入與輸出接口選項(xiàng)以及超低功耗。4個(gè)完全相同的處理通道能獨(dú)立配置成上變頻，下變頻或者是兩個(gè)上變頻和兩個(gè)下變頻組合的通道。滿足了設(shè)計(jì)對(duì)變頻芯片的要求。
1．3 A／D模塊
A／D器件的選擇應(yīng)該保證系統(tǒng)設(shè)計(jì)功能和性能的實(shí)現(xiàn)，主要應(yīng)從4個(gè)方面考慮：(1)A／D速率的選擇：輸入到A／D的中頻信號(hào)為16 MHz，按照Nyquist采樣定理，系統(tǒng)應(yīng)該給A／D 32 MHz的采樣速率，但這個(gè)采樣數(shù)據(jù)速率不能滿足算法對(duì)數(shù)據(jù)量的需求，根據(jù)算法需求采樣率應(yīng)在60 MHz以上。(2)采用分辨率較高的器件：A／D器件的分辨率主要取決于器件的轉(zhuǎn)換位數(shù)和器件的信號(hào)輸入范圍，由此可見，分辨率越高A／D器件的信噪比就越高。根據(jù)加干擾GPS信號(hào)的動(dòng)態(tài)范圍較大的實(shí)際特點(diǎn)，需要選擇16位或以上的A／D器件。(3)根據(jù)環(huán)境條件選擇A／D轉(zhuǎn)換芯片的環(huán)境參數(shù)。因項(xiàng)目對(duì)功耗不敏感，所以不作為選型主要因素。(4)根據(jù)接口特征選擇合適的A／D芯片。由于上下變頻器件種類較少，所以需要根據(jù)變頻器件接口來選擇A／D器件，保證A／D器件能和變頻器件實(shí)現(xiàn)無縫連接。但需要考慮電平和編碼方式等。
綜上4個(gè)方面考慮，以及參考A／D公司資料，最終選擇AD9460作為A／D轉(zhuǎn)換器。AD9460具有79 dB的信噪比，并且以130 Msample·s-1的高速中頻采樣速率達(dá)到16位的精密度，AD9460以80 Msample·s-1
采樣率工作時(shí)，其功耗為1．4W。
根據(jù)抗干擾調(diào)零算法的要求：7路中頻模擬信號(hào)經(jīng)過A／D后還應(yīng)保證數(shù)據(jù)同步，為保證7路數(shù)據(jù)同步，使用副FPGA給7個(gè)A／D提供相同的時(shí)鐘信號(hào)，在PCB上保證副FPGA到7個(gè)A／D芯片的時(shí)鐘線為同樣長(zhǎng)，這樣即可在硬件上保證數(shù)據(jù)同步。
1．4 D／A模塊
數(shù)據(jù)經(jīng)過算法處理后，輸出經(jīng)數(shù)字上變頻還原成中頻模擬信號(hào)，需要選擇與之相適應(yīng)的D／A轉(zhuǎn)換芯片。選擇D／A轉(zhuǎn)換芯片時(shí)需要考慮3方面因素：(1)D／A的轉(zhuǎn)換精度，在實(shí)際中D／A轉(zhuǎn)換器會(huì)受到電路元件參數(shù)誤差，基準(zhǔn)電壓不穩(wěn)和運(yùn)算放大器的零漂等因素影響，應(yīng)采用精度較高的D／A轉(zhuǎn)換器芯片。(2)對(duì)照上變頻芯片輸出數(shù)據(jù)的編碼方式、數(shù)據(jù)位數(shù)以及速率等，選擇D／A轉(zhuǎn)換器芯片與之無縫連接，還應(yīng)考慮D／A輸出動(dòng)態(tài)幅度是否可以滿足射頻端的要求。(3)根據(jù)環(huán)境條件選擇A／D轉(zhuǎn)換芯片的環(huán)境參數(shù)。
最終選擇AD9747作為D／A轉(zhuǎn)換芯片。AD9747是寬動(dòng)態(tài)范圍，雙通道數(shù)模轉(zhuǎn)換器，分辨率達(dá)到16 bit，最高采樣速率為250 Msample·s-1，該轉(zhuǎn)換器具有直接轉(zhuǎn)換傳輸應(yīng)用特性，可以和正交調(diào)制器進(jìn)行無縫連接，標(biāo)志著D／A器件轉(zhuǎn)換精度的兩個(gè)參數(shù)，DNL值為2LSB，INL值為4LSB滿足了系統(tǒng)對(duì)D／A器件的要求。
2 測(cè)試信號(hào)處理系統(tǒng)
以上是信號(hào)處理系統(tǒng)硬件的詳細(xì)設(shè)計(jì)過程，為驗(yàn)證信號(hào)處理模塊硬件能夠正常工作，首先用數(shù)字信號(hào)發(fā)生器給7路A／D加上頻率16MHz，峰峰值1 V，偏置為0．5 V的正弦波，7路正弦波經(jīng)過A／D采樣，經(jīng)下變頻到達(dá)FPGA模塊，再使用Xilinx公司提供的ChipScope觀察7路信號(hào)的波形。圖3和圖4為其中兩路使用ChipScope在FPGA中觀察到的波形。本文引用地址：http://m.butianyuan.cn/article/177904.htm
由圖像觀察可知，兩路信號(hào)在幅值和相位上大體一致。信號(hào)之間的不同步是由于電路板固有因素造成，如布線、芯片之間的差異等。因?yàn)樗惴▽?duì)數(shù)據(jù)同步有嚴(yán)格要求，所以對(duì)這兩路信號(hào)做幅相校正。
做幅相校正后，兩路信號(hào)完全重合，滿足算法對(duì)數(shù)據(jù)同步的要求。同樣，其余幾路經(jīng)過測(cè)試，與這兩路情況相同。從而驗(yàn)證了從A／D模塊到FPGA模塊在硬件上滿足設(shè)計(jì)要求。在FPCA中把任一路信號(hào)直通給上變頻芯片，然后由D／A模塊輸出，用示波器觀察會(huì)發(fā)現(xiàn)一個(gè)頻率為16 MHz的正弦波。這就驗(yàn)證了FGPA到D／A模塊在硬件上也是滿足設(shè)計(jì)要求的。
3 結(jié)束語
文中完成了數(shù)字調(diào)零天線信號(hào)處理系統(tǒng)的硬件設(shè)計(jì)，通過測(cè)試驗(yàn)證了硬件的正確性，能滿足數(shù)字調(diào)零天線算法的要求。下一步工作：(1)與射頻端進(jìn)行對(duì)接，完成整個(gè)硬件系統(tǒng)的調(diào)試工作。(2)把數(shù)字抗干擾調(diào)零算法在FPGA中實(shí)現(xiàn)。
評(píng)論