如何降低移動設計功耗

本文將探討在混合電壓供電的移動設計中，混合電壓電平如何提高ICC電源電流及邏輯門如何降低功耗。當前的移動設計在努力在高耗能(power-rich)的功能性和更長電池壽命的需求之間取得平衡。

目前，大多數(shù)便攜設備都備有多個電源軌，但在輸入高電平(VIH)低于電源電壓(VCC)時，仍可能產(chǎn)生不定功耗。當輸入電壓為電源軌電平(VIL＝GND 或 VIH＝VCC)時，CMOS一般具有極低的靜態(tài)ICC和泄漏電流，故是移動應用中邏輯器件的首選技術。不過，若VIH

一般在CMOS門電路的設計中，輸入電壓閾值或輸入切換點為VCC/2；不過，飛兆半導體的低ICCT門電路采用專有的輸入電壓設計，可降低輸入閾值電壓，增大輸入電壓范圍，同時不影響有效邏輯低電平VIL。如前所述，當輸入電壓為0V或VCC時，CMOS門電路的耗電量極低，而產(chǎn)品數(shù)據(jù)手冊通常會注明該條件下的ICC。因此，系統(tǒng)設計人員在VIH值小于VCC時看到ICC電流增大可能頗為驚訝。下面的圖2顯示了一個重新設計的輸入結(jié)構的優(yōu)點。圖2所示的VIN-ICC 曲線圖比較了一個標準CMOS輸入器件和一個低ICCT輸入器件。靜態(tài)功率由基本DC功率公式?jīng)Q定：P＝ICC×VCC。在本例中，輸入VIH為2.5V，標準CMOS門電路輸入的功耗等于3.0mW (3.6V ×0.83mA) ，而低ICCT門電路的功耗只有0.003mW (3.6V×0.99uA)；也就是說，利用低ICCT器件，靜態(tài)功耗降低了100%。

ICC電流的增大十分重要，因為它會大幅度增加器件的靜態(tài)功耗。飛兆半導體的專有低ICCT輸入結(jié)構可在ICCT電流出現(xiàn)期間限制其范圍，如圖2所示。

表1比較了不同VCC/VIN條件下的ICCT電源電流級。從表中可看出，飛兆半導體的低ICCT門電路具有很大的節(jié)能潛力。在混合電壓系統(tǒng)中，利用低ICCT門電路，與邏輯門電路相關的功耗可降至微不足道。

表2列出了低ICCT門電路供貨情況。根據(jù)需要可以提供額外的功能。當現(xiàn)有應用因前面討論的輸入條件而出現(xiàn)功耗過大時，用戶可利用標準引腳輸出，直接簡便地進行替換。

延長電池壽命的要訣是降低各級的功率。隨著便攜設備整合更多的功能，功耗問題越來越令人擔憂。飛兆半導體的NC7SVL低ICCT TinyLogic產(chǎn)品為解決這些難題提供了一個具成本效益的解決方案。此外，飛兆半導體先進的小尺寸MicroPak封裝技術，以及新推出的更小的1.0x1.0mm MicroPak 2封裝技術，可顯著降低線路板空間要求。

對于功率預算十分緊張的便攜應用產(chǎn)品來說，耗電量的增加是不能接受的。NC7SVL低ICCT門電路能夠幫助系統(tǒng)設計人員在將功率保持在預算之內(nèi)，并延長電池壽命。

圖1：邏輯門和輸入電壓條件。輸入電壓等于電源電壓Vcc時為使用CMOS門電路的理想狀態(tài)，這時ICC電流極低。在混合電壓情況下，若Vin

圖2：ICC-VIN輸入曲線 (Vcc=3.6V, VIN=2.5V)。

表1：不同VIH條件下的節(jié)能潛力。

表2：飛兆半導體的NC7SVL低ICCT門電路。