電路系統(tǒng)中的閂鎖效應(yīng)及其預(yù)防設(shè)計

1 易產(chǎn)生閂鎖效應(yīng)的電路系統(tǒng)
隨著越來越多地對監(jiān)控應(yīng)用系統(tǒng)的低功耗要求，多核模式設(shè)計已成為首選，如圖1所示。當(dāng)系統(tǒng)正常工作時，所有系統(tǒng)的電源都接通，處于全速運(yùn)行狀態(tài)；當(dāng)系統(tǒng)進(jìn)入低功耗待機(jī)時，則關(guān)斷若干個功耗較大的模塊，僅保留較低功耗的實(shí)時監(jiān)測模塊上電正常運(yùn)行。圖1中，接口電路可以是總線并聯(lián)的，也可以是相互獨(dú)立的接口。這種架構(gòu)的應(yīng)用系統(tǒng)，既保障了監(jiān)控對象的全天候監(jiān)控狀態(tài)，又能及時響應(yīng)外部突發(fā)事件，隨時切換到正常工作狀態(tài)，從而實(shí)現(xiàn)低功耗運(yùn)行，特別能滿足許多能源緊張、無人職守的應(yīng)用場合。

在圖1所示的應(yīng)用系統(tǒng)中，電源方案自然地采用多級電源獨(dú)立供電，不同的集成電路器件由不同的電源供電。此時，由于多級電源供電，所有的器件并不是一起上、下電，就極易出現(xiàn)滿足閂鎖效應(yīng)的幾個條件，從而導(dǎo)致系統(tǒng)中的CMOS集成電路器件進(jìn)入閂鎖狀態(tài)，降低系統(tǒng)的可靠性，甚至使系統(tǒng)無法正常工作。

2 閂鎖效應(yīng)的預(yù)防設(shè)計
2．1 嚴(yán)格的上電時序
從以上敘述可知，觸發(fā)電路閂鎖效應(yīng)的一個重要因素是器件I／O管腳電壓超過器件的供電電壓或低于地電壓。因此，在具體應(yīng)用時，應(yīng)嚴(yán)格注意各模塊之間的接口電路和電源的上電時序，如圖2所示，嚴(yán)格避免上述情形出現(xiàn)。

在t0時刻前，系統(tǒng)處于低功耗模式，實(shí)時監(jiān)測模塊控制電源(n)，使應(yīng)用模塊(n)處于斷電狀態(tài)，接口電路(n)處于低電平或被設(shè)置為高阻態(tài)模式，通常以高阻態(tài)為宜。
在t0時刻，實(shí)時監(jiān)測模塊將控制應(yīng)用模塊(n)上電，使其正常工作。此時，先控制電源(n)上電，延時到t1時刻，t1時刻后，設(shè)置接口電路(n)進(jìn)入輸入／輸出模式，兩個模塊之間開始正常數(shù)據(jù)通信。
在t2時刻，實(shí)時監(jiān)測模塊需控制應(yīng)用模塊(n)斷電，進(jìn)入低功耗模式。首先將接口電路設(shè)置為高阻態(tài)模式，然后到t3時刻之后，控制(n)輸出控制電源(n)斷電的電平信號，將應(yīng)用模塊(n)斷電。對于此類存在多電源的應(yīng)用系統(tǒng)，必須控制各電源的建立和穩(wěn)定時間，保證低電壓的建立要早于高電壓，只有各電源之間有基本固定的上電時間關(guān)系，才能有效地降低發(fā)生閂鎖效應(yīng)的概率。