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一種基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計(jì)

作者: 時(shí)間:2011-02-01 來源:網(wǎng)絡(luò) 收藏

2.3 利用CPLD設(shè)計(jì)的QDPSK調(diào)制解調(diào)電路
將設(shè)計(jì)的QDPSK調(diào)制電路“qdpskb”組件和解調(diào)電路“qdpsky”組件連接在一起,為了仿真實(shí)驗(yàn)方便,信碼數(shù)據(jù)輸入采用四級(jí)偽隨機(jī)碼電路——從MAX+PLUSⅡ器件庫(kù)中調(diào)用4個(gè)D觸發(fā)器、2個(gè)異或門和1個(gè)四或非門,解調(diào)電路中位定時(shí)恢復(fù)電路產(chǎn)生的數(shù)據(jù)時(shí)鐘直接采用qdpsk調(diào)制電路數(shù)據(jù)時(shí)鐘,調(diào)制解調(diào)電路直接相連,組成的QDPSK調(diào)制解調(diào)電路如圖5所示。

本文引用地址:http://m.butianyuan.cn/article/179912.htm


QDPSK調(diào)制解調(diào)電路的引腳關(guān)系為:引腳clk表示數(shù)據(jù)時(shí)鐘輸入,引腳k1表示數(shù)據(jù)時(shí)鐘clk的八分頻輸出,引腳data表示四級(jí)偽隨機(jī)碼電路數(shù)據(jù)輸出,引腳c0、c1、c2、c3表示四相載波。引腳p1和p2表示信碼數(shù)據(jù)data在時(shí)鐘的作用下串并轉(zhuǎn)換后的輸出,引腳cx和cy表示差分編碼后的輸出,引腳qdpsk表示四相差分移相鍵控信號(hào)輸出。引腳qx和qy表示四相差分移相鍵控信號(hào)的相干解調(diào)輸出,引腳x和y表示差分譯碼后的輸出,引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。

3 實(shí)驗(yàn)結(jié)果
利用MAX+PLUSⅡ開發(fā)工具建立波形輸入文件,在File菜單里面選擇New打開新建文件類型對(duì)話框,選擇Waveform Editor File項(xiàng),單擊“OK”。在波形編輯器窗口的Name下單擊鼠標(biāo)右鍵,出現(xiàn)浮動(dòng)的菜單,選擇Enter Nodesfrom SNF…可以打開“從SNF文件輸入觀測(cè)點(diǎn)”的對(duì)話框。在Type區(qū)選擇Input和Output,在默認(rèn)的情況下是打開的,單擊“List”按鈕,可在Available Nodes&Groups區(qū)看到設(shè)計(jì)文件中使用的輸入/輸出信號(hào),單擊“=>”按鈕可以將這些信號(hào)選擇到Selected N0des&Groups區(qū)。單擊“OK”按鈕,關(guān)閉對(duì)話框即可看到波形編輯窗口,將此波形文件保存為默認(rèn)名。在波形文件中添加輸入/輸出信號(hào)名后,就可以開始對(duì)輸入信號(hào)建立波形了。QDPSK調(diào)制解調(diào)電路仿真波形如圖6所示。


圖6中“clk”表示輸入時(shí)鐘,“c0”、“c1”、“c2”、“c3”表示四相載波.“k1”表示數(shù)據(jù)時(shí)鐘clk的八分頻輸出,“data”表示
四級(jí)偽隨機(jī)碼電路數(shù)據(jù)輸出,“p1”、“p2”表示信碼數(shù)據(jù)data串并轉(zhuǎn)換后的輸出,“cx”、“cy”表示信碼數(shù)據(jù)串并轉(zhuǎn)換后差分編碼的輸出,“qdpsk”表示輸入的信碼數(shù)據(jù)四相差分移相鍵控信號(hào)輸出。“qx”、“qy”表示四相差分移相鍵控信號(hào)的相干解調(diào)輸出,“x”、“y”表示相干解調(diào)輸出后差分譯碼輸出,“out”表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。
仿真結(jié)果表明:QDPSK調(diào)制電路能正確選相,解調(diào)電路輸出數(shù)據(jù)在延時(shí)約5.2μs后,與QDPSK調(diào)制輸入數(shù)據(jù)完全一致。
將綜合后生成的網(wǎng)表文件通過ByteBlaste下載電纜,以在線配置的方式下載到CPLD器件EPM7128SLC84-15中,從而完成了器件的編程。上電后,在輸入端加入數(shù)據(jù)時(shí)鐘,用數(shù)字存儲(chǔ)示波器測(cè)試調(diào)制解調(diào)電路輸出,實(shí)測(cè)結(jié)果完全正確,表明達(dá)到了設(shè)計(jì)要求。

4 結(jié)論
本文利用CPLD器件,設(shè)計(jì)出的QDPSK調(diào)制解調(diào)電路,利用了EDA技術(shù)中的MAX+PLUSⅡ作為開發(fā)工具,將設(shè)計(jì)的電路圖綜合成網(wǎng)表文件寫入其中,制成ASIC芯片。其突出優(yōu)點(diǎn)是自頂向下設(shè)計(jì),查找和修改錯(cuò)誤方便,同時(shí)先仿真,正確后再下載測(cè)試并應(yīng)用,具有較大的靈活性;調(diào)制和解調(diào)放在一塊芯片上,集成度非常高;解調(diào)電路輸出數(shù)據(jù)延時(shí)約5.2μs,數(shù)據(jù)速率快。本文提出的QDPSK調(diào)制解調(diào)電路,已應(yīng)用于小型數(shù)據(jù)傳輸系統(tǒng)中。


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