一種基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計

QDPSK調(diào)制解調(diào)電路的引腳關(guān)系為：引腳clk表示數(shù)據(jù)時鐘輸入，引腳k1表示數(shù)據(jù)時鐘clk的八分頻輸出，引腳data表示四級偽隨機碼電路數(shù)據(jù)輸出，引腳c0、c1、c2、c3表示四相載波。引腳p1和p2表示信碼數(shù)據(jù)data在時鐘的作用下串并轉(zhuǎn)換后的輸出，引腳cx和cy表示差分編碼后的輸出，引腳qdpsk表示四相差分移相鍵控信號輸出。引腳qx和qy表示四相差分移相鍵控信號的相干解調(diào)輸出，引腳x和y表示差分譯碼后的輸出，引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。

3 實驗結(jié)果
利用MAX+PLUSⅡ開發(fā)工具建立波形輸入文件，在File菜單里面選擇New打開新建文件類型對話框，選擇Waveform Editor File項，單擊“OK”。在波形編輯器窗口的Name下單擊鼠標(biāo)右鍵，出現(xiàn)浮動的菜單，選擇Enter Nodesfrom SNF…可以打開“從SNF文件輸入觀測點”的對話框。在Type區(qū)選擇Input和Output，在默認(rèn)的情況下是打開的，單擊“List”按鈕，可在Available Nodes＆Groups區(qū)看到設(shè)計文件中使用的輸入／輸出信號，單擊“=>”按鈕可以將這些信號選擇到Selected N0des＆Groups區(qū)。單擊“OK”按鈕，關(guān)閉對話框即可看到波形編輯窗口，將此波形文件保存為默認(rèn)名。在波形文件中添加輸入／輸出信號名后，就可以開始對輸入信號建立波形了。QDPSK調(diào)制解調(diào)電路仿真波形如圖6所示。

圖6中“clk”表示輸入時鐘，“c0”、“c1”、“c2”、“c3”表示四相載波．“k1”表示數(shù)據(jù)時鐘clk的八分頻輸出，“data”表示
四級偽隨機碼電路數(shù)據(jù)輸出，“p1”、“p2”表示信碼數(shù)據(jù)data串并轉(zhuǎn)換后的輸出，“cx”、“cy”表示信碼數(shù)據(jù)串并轉(zhuǎn)換后差分編碼的輸出，“qdpsk”表示輸入的信碼數(shù)據(jù)四相差分移相鍵控信號輸出。“qx”、“qy”表示四相差分移相鍵控信號的相干解調(diào)輸出，“x”、“y”表示相干解調(diào)輸出后差分譯碼輸出，“out”表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。
仿真結(jié)果表明：QDPSK調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)在延時約5．2μs后，與QDPSK調(diào)制輸入數(shù)據(jù)完全一致。
將綜合后生成的網(wǎng)表文件通過ByteBlaste下載電纜，以在線配置的方式下載到CPLD器件EPM7128SLC84-15中，從而完成了器件的編程。上電后，在輸入端加入數(shù)據(jù)時鐘，用數(shù)字存儲示波器測試調(diào)制解調(diào)電路輸出，實測結(jié)果完全正確，表明達(dá)到了設(shè)計要求。

4 結(jié)論
本文利用CPLD器件，設(shè)計出的QDPSK調(diào)制解調(diào)電路，利用了EDA技術(shù)中的MAX+PLUSⅡ作為開發(fā)工具，將設(shè)計的電路圖綜合成網(wǎng)表文件寫入其中，制成ASIC芯片。其突出優(yōu)點是自頂向下設(shè)計，查找和修改錯誤方便，同時先仿真，正確后再下載測試并應(yīng)用，具有較大的靈活性；調(diào)制和解調(diào)放在一塊芯片上，集成度非常高；解調(diào)電路輸出數(shù)據(jù)延時約5．2μs，數(shù)據(jù)速率快。本文提出的QDPSK調(diào)制解調(diào)電路，已應(yīng)用于小型數(shù)據(jù)傳輸系統(tǒng)中。