AD9822及其在面陣CCD系統(tǒng)中的應(yīng)用
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時(shí)間：2010-12-28
來(lái)源：網(wǎng)絡(luò)
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技術(shù)方案與實(shí)用技巧
AD9822的初始化設(shè)置通過三線串行接口來(lái)實(shí)現(xiàn)，圖3為向內(nèi)部寄存器寫數(shù)據(jù)的時(shí)序。圖中，SLOAD是移位寄存器使能端，SDATA向移位寄存器寫數(shù)據(jù)，SCLK為寫數(shù)據(jù)的時(shí)鐘，在設(shè)計(jì)中，頻率選為1O MHz。SDATA數(shù)據(jù)長(zhǎng)度為2個(gè)字節(jié)，有效數(shù)據(jù)為12位。其中3位寄存器地址選通位，9位寄存器數(shù)據(jù)位。在2個(gè)字節(jié)的移位操作完畢之后，移位寄存器中的數(shù)據(jù)在SLOAD上升沿被送入并行鎖存寄存器中，即在SLOAD上升沿進(jìn)行系統(tǒng)配置更新。頻率選為10 MHz。
AD9822的工作時(shí)序由CDS驅(qū)動(dòng)時(shí)鐘和A／D轉(zhuǎn)換時(shí)鐘2部分組成。CDS驅(qū)動(dòng)時(shí)鐘信號(hào)為CDSCLK1和CDSCLK2，二者均在下降沿處采集信號(hào)。 CDSCLK1為第一次采樣觸發(fā)信號(hào)，CDSCLK2為第二次采樣觸發(fā)信號(hào)。在ADCCLK下降沿處采樣經(jīng)過CDS處理后的電平信號(hào)。圖4為在 ise10．1中的仿真波形，其中，R為對(duì)應(yīng)CCD輸出視頻信號(hào)的時(shí)鐘，它和CCD輸出信號(hào)的時(shí)序關(guān)系如圖5所示。由仿真結(jié)果可以看出，設(shè)計(jì)能夠滿足對(duì) CCD視頻信號(hào)進(jìn)行相關(guān)雙采樣的要求。
4 結(jié)語(yǔ)
在此結(jié)合CCD成像器的特點(diǎn)詳細(xì)介紹了AD9822的性能特性以及其配置方法，作為高性能的CCD信號(hào)處理器，AD9822的內(nèi)部結(jié)構(gòu)完善，可編程參數(shù)配置靈活方便，其集成了CDS、PGA、ADC等電路，為系統(tǒng)設(shè)計(jì)帶來(lái)了方便。實(shí)驗(yàn)證明，AD9822能較好地完成對(duì)高速面陣CCD信號(hào)的采集和轉(zhuǎn)換，滿足 CCD視頻處理的要求。
本文引用地址：http://m.butianyuan.cn/article/180038.htm
評(píng)論