高速PCB串?dāng)_分析及其最小化

在數(shù)字設(shè)計(jì)中，時(shí)序問題是一個(gè)重要考慮的問題。圖5顯示了由串?dāng)_噪聲引起的時(shí)序問題。圖下半部分是干擾源網(wǎng)絡(luò)產(chǎn)生的兩種噪聲脈沖(Helpful圖5串?dāng)_噪聲導(dǎo)致的延時(shí)glitch和Unhelpful glitch)，當(dāng)噪聲脈沖(helpful glitch)疊加到被干擾網(wǎng)絡(luò)，就引起被干擾網(wǎng)絡(luò)信號(hào)傳輸延時(shí)減少；同樣，當(dāng)噪聲脈沖(Unhelpful glitch)疊加到被干擾網(wǎng)絡(luò)時(shí)，就增加了被干擾網(wǎng)絡(luò)正常傳輸信號(hào)的延時(shí)。盡管這種減少網(wǎng)絡(luò)傳輸延時(shí)的串?dāng)_噪聲對改善PCB時(shí)序是有幫助的，但在實(shí)際PCB設(shè)計(jì)中，由于干擾源網(wǎng)絡(luò)的不確定性，這種延時(shí)是無法控制的，因而對這種串?dāng)_引起的延時(shí)必須要加以抑制。

4.串?dāng)_最小化

串?dāng)_在高速高密度的PCB設(shè)計(jì)中普遍存在，串?dāng)_對系統(tǒng)的影響一般都是負(fù)面的。為減少串?dāng)_，最基本的就是讓干擾源網(wǎng)絡(luò)與被干擾網(wǎng)絡(luò)之間的耦合越小越好。在高密度復(fù)雜PCB設(shè)計(jì)中完全避免串?dāng)_是不可能的，但在系統(tǒng)設(shè)計(jì)中設(shè)計(jì)者應(yīng)該在考慮不影響系統(tǒng)其它性能的情況下，選擇適當(dāng)?shù)姆椒▉砹η蟠當(dāng)_的最小化。結(jié)合上面的分析，解決串?dāng)_問題主要從以下幾個(gè)方面考慮：

在布線條件允許的條件下，盡可能拉大傳輸線間的距離；或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度)，最好是在不同層間走線。

相鄰兩層的信號(hào)層(無平面層隔離)走線方向應(yīng)該垂直，盡量避免平行走線以減少層間的串?dāng)_。

在確保信號(hào)時(shí)序的情況下，盡可能選擇轉(zhuǎn)換速度低的器件，使電場與磁場的變化速率變慢，從而降低串?dāng)_。

在設(shè)計(jì)層疊時(shí)，在滿足特征阻抗的條件下，應(yīng)使布線層與參考平面(電源或地平面)間的介質(zhì)層盡可能薄，因而加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線的耦合。

由于表層只有一個(gè)參考平面，表層布線的電場耦合比中間層的要強(qiáng)，因而對串?dāng)_較敏感的信號(hào)線盡量布在內(nèi)層。

通過端接，使傳輸線的遠(yuǎn)端和近端終端阻抗與傳輸線匹配，可大大減小串?dāng)_的幅度。

5.結(jié)束語

數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)進(jìn)入了一個(gè)新的階段。許多過去處于次要地位的高速設(shè)計(jì)問題，現(xiàn)在已經(jīng)對于系統(tǒng)性能具有關(guān)鍵的影響。包括串?dāng)_在內(nèi)的信號(hào)完整性問題帶來了設(shè)計(jì)觀念、設(shè)計(jì)流程及設(shè)計(jì)方法的變革。面對新的挑戰(zhàn)，對于串?dāng)_噪聲而言，最關(guān)鍵的就是找出那些對系統(tǒng)正常運(yùn)行真正有影響的網(wǎng)絡(luò)，而不是盲目的對所有網(wǎng)絡(luò)進(jìn)行串?dāng)_噪聲的抑制，這也是和有限的布線資源相矛盾的。本文所討論的串?dāng)_問題對于高速高密度電路設(shè)計(jì)中解決串?dāng)_問題具有十分重要的意義。