Xilinx FPGA的功耗優(yōu)化設(shè)計

在某些設(shè)計中，一些模塊并非始終使用，但對于功耗影響卻很大，此時這些方法非常有用?？梢詴r鐘周期為基礎(chǔ)或者按多個時鐘周期的組合開啟或關(guān)閉可能有成千上萬個負(fù)載的大型時鐘域。

圖2 XPE功率優(yōu)化陣列結(jié)果

圖3 利用塊RAM 或 LUTRAM實現(xiàn)小存儲器陣列的功率估算

圖4 利用LUTRAM和塊RAM實現(xiàn)大存儲器陣列的功率估算

在電路板一級降低功耗

PCB設(shè)計師、機(jī)械工程師和系統(tǒng)架構(gòu)師在電路板一級可以考慮通過幾個方面來降低FPGA的功耗，FPGA的內(nèi)核電壓和結(jié)溫對于功耗的不同方面都有很強(qiáng)的影響。

控制VCCINT內(nèi)核電壓是板級降低功耗的一種方法。源于泄漏的靜態(tài)功耗以及動態(tài)功耗都高度依賴于FPGA的內(nèi)核電壓。因此，減少泄漏的一種方法就是將內(nèi)核電壓設(shè)置在接近額定值（1V）的地方，而不是工作在Virtex-5電壓范圍的高端（1.05V = +5%）。

采用現(xiàn)代開關(guān)穩(wěn)壓器，可以獲得±1.5%的電壓穩(wěn)定度，而不是標(biāo)準(zhǔn)的±5%規(guī)格。保持內(nèi)核電壓在1V（而不是最大值1.05V），可將泄漏導(dǎo)致的靜態(tài)功耗降低15%，同時動態(tài)功耗降低10%。

降低FPGA結(jié)溫的一種簡單明顯的方法是利用散熱更好的PCB或散熱器。然后，F(xiàn)PGA設(shè)計人員只要能夠降低功耗的改變都是值得鼓勵的。在結(jié)溫100℃左右時，15℃的溫度降低可以將源于泄漏導(dǎo)致的靜態(tài)功耗降低20%。

通過監(jiān)控FPGA中的溫度和電壓也可以降低功耗。Virtex-5 FPGA中包含了一個稱為System Monitor的模擬模塊，可以監(jiān)控外部和內(nèi)部模擬電壓以及芯片內(nèi)部溫度。System Monitor基于一個10位的A/D變換器，能夠在-40℃至+125℃范圍內(nèi)提供準(zhǔn)確可靠的測量結(jié)果。A/D變換器將片上傳感器的輸出數(shù)字化，可以利用它來監(jiān)控多達(dá)17路外部模擬輸入，從而監(jiān)控系統(tǒng)性能與外部環(huán)境。模塊內(nèi)包括了可配置的閾值和告警電平，并且可以在可配置的寄存器內(nèi)存儲測量結(jié)果，因此可方便地接口到用戶邏輯或微處理器。

此外，I/O功率成為在功耗和性能平衡過程中需要考慮的另一重要因素，通過更為優(yōu)化的I/O選擇可以進(jìn)一步降低總體功耗。對于輸出來說，驅(qū)動力量最大的標(biāo)準(zhǔn)所消費的功率也最大，因此功率隨輸出使能速率和跳變速率線性變化。然而，LVDS是個例外，因為它采用了獨立于跳變速率的基于固定電流源。對于輸入來說，參考標(biāo)準(zhǔn)消費功率也較大，因為它們需要實現(xiàn)差分接收器并且需要可選擇的內(nèi)部端接。兩者都需要消費直流功率。

由于端接通常需要消費大量功率，因此使用時需謹(jǐn)慎考慮功率和性能的平衡。采用外部接口或不需要端接的方案會大大降低功耗。

總結(jié)

Xilinx公司一直致力于在ISE套件工具中集成功率優(yōu)化技術(shù)，同時，還可以將ISE配置為功率優(yōu)化綜合引擎來自動定位源代碼中的小陣列并將其綜合進(jìn)LUTRAM中。

最近，Xilinx公司還推出了一個優(yōu)化布局器，能夠?qū)⒐δ苓M(jìn)行分組，從而最小化布線距離和容抗。稱為PlanAhead的一組相關(guān)工具能夠?qū)⑦壿嬞Y源分組并從物理上在FPGA內(nèi)進(jìn)行粗略的面積估算和位置定位，這樣就可以減少電容并加快布線速度。

Xilinx預(yù)期FPGA的動態(tài)和靜態(tài)功率將會繼續(xù)面臨挑戰(zhàn)，所以將繼續(xù)致力于優(yōu)化FPGA的功率管理工具和設(shè)計方法，同時也將不斷努力在芯片層面上解決功耗問題。