高質量接地技術解決辦法（一）

由于實際機械設計的原因，電源輸入連接器在電路板的一端，而需要靠近散熱器的電源輸出部分則在另一端。電路板具有100 mm寬的接地層，還有電流為15 A的功率放大器。如果接地層厚0.038 mm，15 A的電流流過時會產生68 μV/mm的壓降。對于任何共用該PCB且以地為參考的精密模擬電路，這種壓降都會引起嚴重問題。可以割裂接地層，讓大電流不流入精密電路區(qū)域，而迫使它環(huán)繞割裂位置流動。這樣可以防止接地問題(在這種情況下確實存在)，不過該電流流過的接地層部分中電壓梯度會提高。

在多個接地層系統(tǒng)中，請務必避免覆蓋接地層，特別是模擬層和數(shù)字層。該問題將導致從一個層(可能是數(shù)字地)到另一個層的容性耦合。要記住，電容是由兩個導體(兩個接地層)組成的，中間用絕緣體(PC板材料)隔離。

具有低數(shù)字電流的混合信號IC的接地和去耦

敏感的模擬元件，例如放大器和基準電壓源，必須參考和去耦至模擬接地層。具有低數(shù)字電流的ADC和DAC(和其他混合信號IC)一般應視為模擬元件，同樣接地并去耦至模擬接地層。乍看之下，這一要求似乎有些矛盾，因為轉換器具有模擬和數(shù)字接口，且通常有指定為模擬接地(AGND)和數(shù)字接地(DGND)的引腳。圖4有助于解釋這一兩難問題。

圖4. 具有低內部數(shù)字電流的混合信號IC的正確接地。

同時具有模擬和數(shù)字電路的IC(例如ADC或DAC)內部，接地通常保持獨立，以免將數(shù)字信號耦合至模擬電路內。圖4顯示了一個簡單的轉換器模型。將芯片焊盤連接到封裝引腳難免產生線焊電感和電阻，IC設計人員對此是無能為力的，心中清楚即可?？焖僮兓臄?shù)字電流在B點產生電壓，且必然會通過雜散電容CSTRAY耦合至模擬電路的A點。此外，IC封裝的每對相鄰引腳間約有0.2 pF的雜散電容，同樣無法避免!IC設計人員的任務是排除此影響讓芯片正常工作。不過，為了防止進一步耦合，AGND和DGND應通過最短的引線在外部連在一起，并接到模擬接地層。DGND連接內的任何額外阻抗將在B點產生更多數(shù)字噪聲;繼而使更多數(shù)字噪聲通過雜散電容耦合至模擬電路。請注意，將DGND連接到數(shù)字接地層會在AGND和DGND引腳兩端施加 VNOISE ，帶來嚴重問題!

“DGND”名稱表示此引腳連接到IC的數(shù)字地，但并不意味著此引腳必須連接到系統(tǒng)的數(shù)字地。可以更準確地將其稱為IC的內部“數(shù)字回路”。

這種安排確實可能給模擬接地層帶來少量數(shù)字噪聲，但這些電流非常小，只要確保轉換器輸出不會驅動較大扇出(通常不會如此設計)就能降至最低。將轉換器數(shù)字端口上的扇出降至最低(也意味著電流更低)，還能讓轉換器邏輯轉換波形少受振鈴影響，盡可能減少數(shù)字開關電流，從而減少至轉換器模擬端口的耦合。通過插入小型有損鐵氧體磁珠，如圖4所示，邏輯電源引腳pin (VD) 可進一步與模擬電源隔離。轉換器的內部瞬態(tài)數(shù)字電流將在小環(huán)路內流動，從VD 經去耦電容到達DGND(此路徑用圖中紅線表示)。因此瞬態(tài)數(shù)字電流不會出現(xiàn)在外部模擬接地層上，而是局限于環(huán)路內。VD引腳去耦電容應盡可能靠近轉換器安裝，以便將寄生電感降至最低。去耦電容應為低電感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之間。

再強調一次，沒有任何一種接地方案適用于所有應用。但是，通過了解各個選項和提前進行規(guī)則，可以最大程度地減少問題。

小心處理ADC數(shù)字輸出

將數(shù)據(jù)緩沖器放置在轉換器旁不失為好辦法，可將數(shù)字輸出與數(shù)據(jù)總線噪聲隔離開(如圖4所示)。數(shù)據(jù)緩沖器也有助于將轉換器數(shù)字輸出上的負載降至最低，同時提供數(shù)字輸出與數(shù)據(jù)總線間的法拉第屏蔽(如圖5所示)。雖然很多轉換器具有三態(tài)輸出/輸入，但這些寄存器仍然在芯片上;它們使數(shù)據(jù)引腳信號能夠耦合到敏感區(qū)域，因而隔離緩沖區(qū)依然是一種良好的設計方式。某些情況下，甚至需要在模擬接地層上緊靠轉換器輸出提供額外的數(shù)據(jù)緩沖器，以提供更好的隔離。

圖5. 在輸出端使用緩沖器/鎖存器的高速ADC 具有對數(shù)字數(shù)據(jù)總線噪聲的增強抗擾度。

ADC輸出與緩沖寄存器輸入間的串聯(lián)電阻(圖4中標示為“R”)有助于將數(shù)字瞬態(tài)電流降至最低，這些電流可能影響轉換器性能。電阻可將數(shù)字輸出驅動器與緩沖寄存器輸入的電容隔離開。此外，由串聯(lián)電阻和緩沖寄存器輸入電容構成的RC網絡用作低通濾波器，以減緩快速邊沿。

典型CMOS柵極與PCB走線和通孔結合在一起，將產生約10 pF的負載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產生10 mA的動態(tài)電流：

(2)

驅動10 pF的寄存器輸入電容時，500 Ω串聯(lián)電阻可將瞬態(tài)輸出電流降至最低，并產生約11 ns的上升和下降時間：

(3)

圖6. 接地和去耦點。

由于TTL寄存器具有較高輸入電容，可明顯增加動態(tài)開關電流，因此應避免使用

緩沖寄存器和其他數(shù)字電路應接地并去耦至PC板的數(shù)字接地層。請注意，模擬與數(shù)字接地層間的任何噪聲均可降低轉換器數(shù)字接口上的噪聲裕量。由于數(shù)字噪聲抗擾度在數(shù)百或數(shù)千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數(shù)字接地層上的噪聲(相對于模擬接地層)超過數(shù)百毫伏，則應采取措施減小數(shù)字接地層阻抗，以將數(shù)字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過300 mV，否則IC可能受損。

最好提供針對模擬電路和數(shù)字電路的獨立電源。模擬電源應當用于為轉換器供電。如果轉換器具有指定的數(shù)字電源引腳(VD)，應采用獨立模擬電源供電，或者如圖6所示進行濾波。所有轉換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數(shù)字接地層，如圖6所示。如果數(shù)字電源相對安靜，則可以使用它為模擬電路供電，但要特別小心。

某些情況下，不可能將VD連接到模擬電源。一些高速IC可能采用+5 V電源為其模擬電路供電，而采用+3.3 V或更小電源為數(shù)字接口供電，以便與外部邏輯接口。這種情況下，IC的+3.3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯(lián)，以便將引腳連接到+3.3 V數(shù)字邏輯電源。

采樣時鐘產生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位噪聲會降低系統(tǒng)信噪比(SNR);我們將稍后對此進行討論。