板級(jí)電路多信號(hào)模型的自測(cè)試技術(shù)介紹

測(cè)試點(diǎn)包含測(cè)試集SP={SP(TP1)，SP(TP2)，SP(TP3)，SP(TP4)，SP(TP5)};

測(cè)試信號(hào)集ST={ ST(t1)，ST(t2)，…，ST(t10)};

圖1 數(shù)據(jù)采集器的多信號(hào)模型

3.高速數(shù)據(jù)采集器可測(cè)性

設(shè)計(jì)多信號(hào)模型的分析結(jié)果可以指導(dǎo)可測(cè)性設(shè)計(jì)，為設(shè)計(jì)人員指出系統(tǒng)難于測(cè)試的硬件缺陷，測(cè)試點(diǎn)和測(cè)試選擇的不合理之處。通過模型分析也可以判斷系統(tǒng)的模塊和功能劃分是否合理?；?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/多信號(hào)模型">多信號(hào)模型的可測(cè)性分析可以解決如下幾個(gè)系統(tǒng)設(shè)計(jì)問題，直接指明可測(cè)性設(shè)計(jì)的具體方向。

(1)模型劃分的合理性。多信號(hào)模型的模塊劃分方案可以作為系統(tǒng)實(shí)際設(shè)計(jì)的劃分方案。合理的功能和結(jié)構(gòu)劃分是提高硬件自身的測(cè)試特性的重要手段。劃分是要從產(chǎn)品層次、結(jié)構(gòu)和電氣等角度把復(fù)雜系統(tǒng)劃分為較簡(jiǎn)單、可單獨(dú)測(cè)試的單元容易進(jìn)行。

(2)信號(hào)選擇的局限性。特征信號(hào)的多樣性給板級(jí)電路測(cè)試帶來難度。由于設(shè)計(jì)者在功能設(shè)計(jì)時(shí)未對(duì)關(guān)鍵信號(hào)的檢測(cè)給予硬件支持，使得系統(tǒng)的固有測(cè)試特性降低。無論怎樣設(shè)計(jì)診斷策略都無法隔離所有故障。建模時(shí)進(jìn)行的信號(hào)定義和依賴性分析提出了若干備選信號(hào)，其中有相當(dāng)一部分是無法在缺少板級(jí)測(cè)試設(shè)備的情況下檢測(cè)的。此時(shí)，以部分信號(hào)來達(dá)到隔離全部故障的目的顯然是不現(xiàn)實(shí)的。而多信號(hào)模型在信號(hào)分析時(shí)能夠指明系統(tǒng)現(xiàn)有信號(hào)集與完整信號(hào)集的差集。設(shè)計(jì)者可以根據(jù)差集中的信號(hào)設(shè)計(jì)檢測(cè)電路并提供測(cè)試通道。

(3)測(cè)試施加的有效性。存在冗余測(cè)試說明測(cè)試的選擇過多，造成了測(cè)試資源的浪費(fèi)。根本原因是多余的測(cè)試未能提供新的故障信息，無助于故障的隔離。這表明單純?cè)黾訙y(cè)試點(diǎn)和測(cè)試并無宜于改善可測(cè)性，應(yīng)該使得新增測(cè)試所檢測(cè)的故障信息與現(xiàn)有測(cè)試檢測(cè)到的故障信息既有交集又不完全相同。

本文根據(jù)多信號(hào)模型的可測(cè)性分析結(jié)果進(jìn)行可測(cè)性設(shè)計(jì)過程如下。

(1)原數(shù)據(jù)采集器器根據(jù)實(shí)際功能劃分，即分為信號(hào)調(diào)理、模數(shù)轉(zhuǎn)換、等周期采樣和總體控制四個(gè)主要模塊。物理劃分方面上，各模塊之間留有足夠空間以方便各模塊測(cè)試激勵(lì)的引入和被檢測(cè)信息的傳遞。

(2)根據(jù)信號(hào)定義發(fā)現(xiàn)現(xiàn)有信號(hào)集有5 個(gè)元素。造成原數(shù)據(jù)采集器的可測(cè)性指標(biāo)較低的一個(gè)原因就是可用信號(hào)數(shù)量少。這是受系統(tǒng)結(jié)構(gòu)所限。對(duì)于板級(jí)系統(tǒng)，某些指標(biāo)由于缺少檢測(cè)設(shè)備而無法測(cè)試;有些指標(biāo)由于缺少測(cè)試通道使得測(cè)試數(shù)據(jù)無法采集;有些指標(biāo)由于與系統(tǒng)正常功能無關(guān)而被設(shè)計(jì)者忽略了?；诖?，對(duì)數(shù)據(jù)采集器重新設(shè)計(jì)以增加可用信號(hào)，改善可測(cè)性。

①在FPGA 內(nèi)設(shè)計(jì)可調(diào)節(jié)輸入信號(hào)產(chǎn)生電路DSP 模塊控制。

②截止頻率測(cè)試電路，通過輸入方波采集輸出平均電壓的方式，獲取濾波器的截止頻率。

③由DSP 控制專用邊界掃描芯片完成具有邊界掃描結(jié)構(gòu)芯片的測(cè)試。主要實(shí)現(xiàn)FPGA 內(nèi)核邏輯的測(cè)試。

④把FPGA 內(nèi)的邏輯電路依據(jù)功能進(jìn)行分塊設(shè)計(jì)，原則就是要盡可能減少邏輯電路模塊之間的信號(hào)聯(lián)系，使模塊電路的輸入信號(hào)數(shù)目減少。

⑤FPGA 內(nèi)部設(shè)計(jì)數(shù)據(jù)采集器獲取鎖相環(huán)輸出頻率。

通過重新設(shè)計(jì)使得原數(shù)據(jù)采集器不能測(cè)試的參數(shù)都可以作為信號(hào)了。現(xiàn)在增加6 個(gè)信號(hào)：截止頻率、轉(zhuǎn)換速度、噪聲、PLL 輸出頻率、DSP 自檢指標(biāo)和FPGA 自檢指標(biāo)。所以現(xiàn)在選取的信號(hào)有11 個(gè)，重新編號(hào)后顯示如下。S1-增益、S2-線性度、S3-直流偏差、S4-截止頻率，S5-轉(zhuǎn)換速度，S6-轉(zhuǎn)換噪聲，S7- PLL 輸出頻率，S8-轉(zhuǎn)換速度，S9- FPGA 自檢指標(biāo)，S10-系統(tǒng)精度，S11-采集速率。新的信號(hào)與元件依賴關(guān)系見表3。

表3 元件與信號(hào)關(guān)聯(lián)關(guān)系