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解析模數(shù)轉(zhuǎn)換器(ADC)不同類(lèi)型數(shù)字輸出

作者: 時(shí)間:2012-10-12 來(lái)源:網(wǎng)絡(luò) 收藏

在當(dāng)今的()領(lǐng)域,制造商主要采用三類(lèi)。這三種輸出分別是:互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、低壓差分信號(hào)(LVDS)和電流模式邏輯(CML)。每類(lèi)輸出均基于采樣速率、分辨率、輸出數(shù)據(jù)速率和功耗要求,根據(jù)其工作方式和在設(shè)計(jì)中的典型應(yīng)用方式進(jìn)行了論述。本文將討論如何實(shí)現(xiàn)這些接口,以及各類(lèi)輸出的實(shí)際應(yīng)用,并探討選擇和使用不同輸出時(shí)需要注意的事項(xiàng)。此外還會(huì)給出關(guān)于如何處理這些輸出的一般指南,并討論各類(lèi)輸出的優(yōu)劣。

本文引用地址:http://m.butianyuan.cn/article/185669.htm

基本知識(shí)

使用數(shù)字接口時(shí),無(wú)論何種,都有一些相同的規(guī)則和事項(xiàng)需要考慮。首先,為實(shí)現(xiàn)最佳端接,接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會(huì)破壞系統(tǒng)的時(shí)序預(yù)算。使用CMOS和LVDS輸出時(shí),如果系統(tǒng)中有多個(gè)ADC,不要使用來(lái)自某個(gè)ADC的DCO(數(shù)據(jù)時(shí)鐘輸出),否則可能導(dǎo)致時(shí)序錯(cuò)誤以及接收器不適當(dāng)?shù)夭蹲綌?shù)據(jù)。在兩個(gè)ADC之間需要保持精確時(shí)序的I/Q系統(tǒng)中,這點(diǎn)尤其要注意。即使兩個(gè)ADC位于同一封裝中,也需要針對(duì)各ADC使用適當(dāng)?shù)腄CO輸出,從而保持精確的時(shí)序關(guān)系。另一個(gè)需要注意的重要參數(shù)是數(shù)據(jù)格式。必須確保ADC和接收器采用同一數(shù)據(jù)格式(二進(jìn)制補(bǔ)碼或偏移二進(jìn)制)。此外,數(shù)據(jù)轉(zhuǎn)換速度也很重要。隨著數(shù)據(jù)速率提高,接收器能夠正確捕捉數(shù)據(jù)的距離減小,原因是互連和電纜帶寬限制,以及由此引起的符碼間干擾等問(wèn)題。這些只是為什么必須將互連視作傳輸線路的其中幾個(gè)原因。以這種方式處理互連并了解傳輸線路的特性很重要。當(dāng)數(shù)據(jù)速率提高時(shí),以這種方式了解互連變得更加重要。必須確保導(dǎo)線尺寸正確,并且信號(hào)層與返回層之間的間距適當(dāng)。此外還必須選擇具有穩(wěn)定介電特性的電路板材料,使得走線特性在整個(gè)互連長(zhǎng)度上的波動(dòng)盡可能小。理想情況下,傳輸線路可以傳播到無(wú)窮遠(yuǎn)處,但在實(shí)際應(yīng)用中,這顯然是不可能的。集膚效應(yīng)、電介質(zhì)損耗和輻射損耗等因素全都會(huì)影響傳輸線路參數(shù),降低信號(hào)質(zhì)量。因此,必須以正確的物理參數(shù)適當(dāng)設(shè)計(jì)傳輸線路,并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節(jié)省電能,并將最高質(zhì)量的信號(hào)傳輸給接收器。

關(guān)于CMOS,我們所需要了解的

使用CMOS輸出時(shí),有多個(gè)方面需要考慮。首先考慮邏輯電平的典型開(kāi)關(guān)速度(約1V/ns)、輸出負(fù)載(每個(gè)門(mén)約10pF)和充電電流(每路輸出約10mA)。應(yīng)當(dāng)采用盡可能小的容性負(fù)載,使充電電流最小。這可以利用盡可能短的走線僅驅(qū)動(dòng)一個(gè)門(mén)來(lái)實(shí)現(xiàn),最好沒(méi)有任何過(guò)孔。此外還可以利用阻尼電阻來(lái)盡量降低充電電流。之所以必須將這些電流降至最小,是因?yàn)樗鼈儠?huì)迅速疊加。例如,一個(gè)四通道14位ADC的瞬態(tài)電流可能高達(dá)14 x 4 x 10 mA = 560 mA!串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流,降低輸出瞬態(tài)效應(yīng)產(chǎn)生的噪聲,從而防止輸出在ADC中造成額外的噪聲和失真。

(電子工程專輯)

圖1. 帶阻尼電阻的CMOS輸出驅(qū)動(dòng)器。

阻尼電阻和容性負(fù)載的時(shí)間常數(shù)應(yīng)小于輸出數(shù)據(jù)速率周期的大約10%。例如,如果使用采樣速率為80 MSPS的ADC,各CMOS輸出端的容性負(fù)載為10 pF,則時(shí)間常數(shù)應(yīng)為12.5 ns的大約10%,即1.25 ns。因此,阻尼電阻R可以設(shè)置為100Ω,這個(gè)阻值很容易獲得,并且滿足時(shí)間常數(shù)條件。選擇更大的R值可能會(huì)降低輸出數(shù)據(jù)建立時(shí)間性能,并干擾接收器端正常的數(shù)據(jù)捕捉。ADC CMOS輸出端的容性負(fù)載只能是單門(mén)負(fù)載,無(wú)論如何都不應(yīng)直接連接到高噪聲數(shù)據(jù)總線。要連接到數(shù)據(jù)總線,應(yīng)使用一個(gè)中間緩沖寄存器,從而將ADC CMOS輸出端的負(fù)載降至最低。隨著CMOS輸出的數(shù)據(jù)速率提高,瞬態(tài)電流也會(huì)增大,導(dǎo)致更高的功耗。CML的優(yōu)點(diǎn)是:因?yàn)閿?shù)據(jù)的串行化,所以對(duì)于給定的分辨率,它需要的輸出對(duì)數(shù)少于LVDS和CMOS驅(qū)動(dòng)器。JESD204B接口規(guī)范所說(shuō)明的CML驅(qū)動(dòng)器還有一個(gè)額外的優(yōu)勢(shì),因?yàn)楫?dāng)采樣速率提高并提升輸出線路速率時(shí),該規(guī)范要求降低峰峰值電壓水平。

LVDS和CML

與CMOS相比,LVDS有幾項(xiàng)優(yōu)勢(shì)很吸引人,包括:轉(zhuǎn)換器采樣速率更高而功耗更低、支持更高的數(shù)據(jù)速率、抗擾度更高以及驅(qū)動(dòng)距離更長(zhǎng)等。使用CMOS等單端信號(hào)時(shí),印刷電路板上的噪聲明顯較多,這是因?yàn)镃MOS輸出切換感應(yīng)的大量瞬態(tài)電流引起接地反彈。這種噪聲更有可能耦合到ADC時(shí)鐘和模擬輸入中,導(dǎo)致SNR和SFDR性能下降。LVDS和CML采用差分信號(hào),雖然并未完全消除CMOS中的接地反彈,但至少大大降低了這種效應(yīng)。由于采用差分信號(hào),系統(tǒng)本身就能抑制共模噪聲,防止SNR和SFDR性能受損。LVDS和CML信號(hào)是平衡的,因此串?dāng)_被降至最小。由于信號(hào)的低壓和差分性質(zhì),電磁干擾(EMI)同樣降低。

提高可用帶寬、改善動(dòng)態(tài)范圍、降低系統(tǒng)噪聲的需求,導(dǎo)致轉(zhuǎn)換器設(shè)計(jì)的采樣速率和分辨率不斷提高,因而必須使用速度更快、效率更高的數(shù)據(jù)接口。為此推出的JESD204標(biāo)準(zhǔn)利用CML技術(shù)實(shí)現(xiàn)其物理接口。該標(biāo)準(zhǔn)最初要求高達(dá)3.125Gbps的輸出速率,這一數(shù)據(jù)速率超過(guò)了CMOS和LVDS的能力。最新版本JESD204B規(guī)定了輸出數(shù)據(jù)速率高達(dá)12.5Gbps的幾類(lèi)轉(zhuǎn)換器,CMOS和LVDS接口完全遙不可及。然而,使用差分信號(hào)雖然有這么多優(yōu)勢(shì),但仍有幾點(diǎn)必須注意。

使用LVDS和CML等差分信號(hào)

考慮任何采用差分信號(hào)的更高速接口技術(shù)時(shí),可以應(yīng)用類(lèi)似的原則。事實(shí)上,數(shù)據(jù)轉(zhuǎn)換速度越高,則越需要注意這些事項(xiàng)。對(duì)于Gbps范圍內(nèi)的數(shù)據(jù)速率,工藝和電路板幾何尺寸變得更小,由于傳輸距離短得多,串?dāng)_等不良效應(yīng)可能會(huì)成為問(wèn)題。隨著轉(zhuǎn)換器采樣速率和分辨率不斷攀升,對(duì)更高速接口的需求是一個(gè)自然而然的結(jié)果。為此,業(yè)界首先引入了LVDS技術(shù),爾后又推出了物理接口使用CML的JESD204接口規(guī)范。

使用差分信號(hào)時(shí),第一件事是要確保系統(tǒng)正確端接。雖然接收器(FPGA或ASIC)可能有內(nèi)部終端,但有時(shí)候這并不足以適當(dāng)?shù)囟私酉到y(tǒng),不采取其它措施的話,接收端數(shù)據(jù)捕捉可能會(huì)受影響。圖3和圖4顯示了典型的LVDS和CML驅(qū)動(dòng)器以及接收器所需的端接。可以使用一個(gè)差分端接電阻(RTDIFF),或者使用兩個(gè)單端端接電阻(RTSE)。最終的端接電阻應(yīng)約等于100Ω。使用兩個(gè)50Ω單端端接電阻可以進(jìn)一步抑制共模噪聲,適合需要保證這一特性的應(yīng)用。

除了要求正確端接以外,還必須注意傳輸線路的物理布局。關(guān)于差分走線的設(shè)計(jì),有幾個(gè)常見(jiàn)的誤解。有人說(shuō)共面差分傳輸線路(圖5a)優(yōu)于寬邊差分傳輸線路(圖5b)。然而,在噪聲耦合抑制方面,這兩類(lèi)差分傳輸線路均無(wú)優(yōu)勢(shì)可言。對(duì)于相同距離的有源傳輸線路,兩種情況下的噪聲大致相當(dāng)。共面差分傳輸線路的優(yōu)勢(shì)在于設(shè)計(jì)簡(jiǎn)便且易于制造。寬邊差分傳輸線路則更難以進(jìn)行PCB布線,而且精密對(duì)準(zhǔn)兩層以保證重疊是一件很困難的事,對(duì)于電路板制造商來(lái)說(shuō)比較麻煩。

(電子工程專輯)

圖5a. 寬邊傳輸線路。圖5b. 共面?zhèn)鬏斁€路。

另一個(gè)常見(jiàn)的誤解是差分傳輸線路必須緊密耦合才能實(shí)現(xiàn)最佳性能。實(shí)際上,當(dāng)差分傳輸線路緊密耦合時(shí),各走線的阻抗會(huì)高于所需的最佳值50Ω。此外,由于幾何尺寸更小,集膚效應(yīng)損耗和串?dāng)_會(huì)增加。在制造過(guò)程中,傳輸線路的阻抗也會(huì)變得更加難以控制。例如,假設(shè)緊密耦合的差分傳輸線路具有100 Ω差分阻抗和5.0密爾的走線寬度,則在容差為+/- 1.0密爾的制造工藝中,阻抗偏差為+/- 10%。這一影響還要加倍,因?yàn)椴罘謱?duì)有兩條傳輸線路,偏差量將相當(dāng)可觀。不僅各傳輸線路的阻抗會(huì)有偏差,而且當(dāng)線路分開(kāi)以進(jìn)入封裝或連接器時(shí),還會(huì)出現(xiàn)阻抗不連續(xù)現(xiàn)象圖6顯示了當(dāng)差分傳輸線路必須分開(kāi)以進(jìn)入封裝或連接器時(shí),兩種情況下的阻抗不連續(xù)的相對(duì)幅度差異。

(電子工程專輯)

圖. 緊密與松散耦合的傳輸線路--阻抗不連續(xù)。

何種接口最佳?

首先需要考慮的是數(shù)據(jù)的傳輸速度和傳輸距離。一般而言,當(dāng)ADC的速度和分辨率提高時(shí),制造商會(huì)按CMOS、LVDS、CML的順序升級(jí),從而盡可能精確、高效地將數(shù)據(jù)從ADC傳輸?shù)浇邮掌?通常是FPGA或ASIC)。采樣速率低于150-200 MSPS且分辨率低于14位的ADC一般可以使用CMOS輸出。但是,當(dāng)一個(gè)封裝內(nèi)的ADC數(shù)量增加時(shí),CMOS輸出的數(shù)量也會(huì)增加,最終會(huì)需要一個(gè)采用更少輸出數(shù)的更高效接口。例如,對(duì)于一個(gè)四通道14位ADC,光數(shù)據(jù)位就需要60個(gè)輸出引腳。如果采用DDR(雙倍數(shù)據(jù)速率)LVDS輸出接口,同樣的四通道ADC只需要32個(gè)輸出引腳;JESD204 CML輸出則只需要6個(gè)輸出引腳。不僅引腳數(shù)量,數(shù)據(jù)速率和功耗要求也會(huì)成為問(wèn)題。當(dāng)CMOS接口的數(shù)據(jù)傳輸速率提高時(shí),功耗隨之增加,功耗限制最終會(huì)使數(shù)據(jù)速率達(dá)到一定的上限后就不能再提高。與此同時(shí),噪聲也會(huì)成為問(wèn)題。與LVDS和CML所用的差分信號(hào)相比,CMOS等所用的單端信號(hào)更易受噪聲和接地反彈影響。同樣,隨著速度和分辨率進(jìn)一步提高,LVDS也會(huì)變得不堪使用。這時(shí),使用CML驅(qū)動(dòng)器更合乎道理,因?yàn)樗苤С指叩枚嗟臄?shù)據(jù)速率。由于能夠支持更高的數(shù)據(jù)速率,所以數(shù)據(jù)可以實(shí)現(xiàn)串行化,從而減少所需的輸出驅(qū)動(dòng)器數(shù)量。

結(jié)束語(yǔ)

目前ADC采用的三類(lèi)主要各有優(yōu)劣。考慮采用CMOS、LVDS或CML輸出驅(qū)動(dòng)器的ADC時(shí),必須注意這些優(yōu)缺點(diǎn)。設(shè)計(jì)系統(tǒng)時(shí),每類(lèi)驅(qū)動(dòng)器都有必須特別重視的品質(zhì)和要求,以便確保接收器件(FPGA或ASIC等)能夠正確捕捉到ADC數(shù)據(jù)。必須了解需要驅(qū)動(dòng)的負(fù)載,使用適當(dāng)?shù)亩私?,針?duì)ADC所用的不同類(lèi)型數(shù)字輸出采用適當(dāng)?shù)牟季植季€技術(shù)。隨著ADC速度和分辨率的提高,相應(yīng)的輸出數(shù)據(jù)速率也會(huì)提高,通常會(huì)予以串行化以獲得更高的吞吐速率。這種情況下,適當(dāng)設(shè)計(jì)系統(tǒng)并采用最佳布局布線技術(shù)變得更加重要。



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