ADl871型模/數(shù)轉(zhuǎn)換器的應(yīng)用

一并行信號計數(shù)8位產(chǎn)生一個脈沖;

SIGNAL Q4：INTEGER RANGE 0 TO 3;

--有用信號選擇，選擇32位中的24位;

筆者用MaxPlus II對以上設(shè)計進(jìn)行仿真后得到圖3所示的時序圖，完全滿足設(shè)計要求，從圖3可以看出串行輸入的數(shù)據(jù)(shiflin)變成并行的數(shù)據(jù)(shiftout) 輸出，在此過程中數(shù)據(jù)延時8個周期，每個txts的上升沿提取數(shù)據(jù)能保證數(shù)據(jù)的正確性。因?yàn)閺臄?shù)據(jù)的變動到txts的上升沿有400ns，大于FPGA的數(shù)據(jù)建立時間(25ns~50ns)，可以保證提取數(shù)據(jù)的正確性。

3 小型采樣系統(tǒng)

圖4示出采用ADl871構(gòu)成的采樣系統(tǒng)結(jié)構(gòu)。整個系統(tǒng)在1個FPGA上實(shí)現(xiàn)，分為3部分：并轉(zhuǎn)換模塊;ADC控制和配置;UART通信。

具體的功能是實(shí)現(xiàn)ADC的初始化、信號的采集存儲及UART通信。

工作原理是由ADC控制模塊來接收PC的數(shù)據(jù)，轉(zhuǎn)發(fā)控制數(shù)據(jù)到ADC，對ADC的工作狀態(tài)進(jìn)行配置。完成后ADC采樣并儲存在FIFO中，通過控制向單片機(jī)傳送數(shù)據(jù)。

從仿真結(jié)果看，整個系統(tǒng)的工作正常，說明接口設(shè)計的正確性和可行性。

4 結(jié)束語

由ADl871構(gòu)成的數(shù)據(jù)采集系統(tǒng)具有高分辨率、寬動態(tài)范圍、高信噪比等特點(diǎn)，特別適用于高精度數(shù)據(jù)采集系統(tǒng)。∑-△型ADC具有抗干擾能力強(qiáng)、量化噪聲小、分辨率高、線性度好、轉(zhuǎn)換速度較高、價格合理等優(yōu)點(diǎn)，因此越來越多地受到電子產(chǎn)品用戶及設(shè)計人員的重視。解決這類ADC的接口問題在實(shí)際設(shè)計中具有重大意義。筆者設(shè)計的接口使單片機(jī)從接收數(shù)據(jù)的困境中解脫出來，大大提高了單片機(jī)的采樣速率，原來處理一幀數(shù)據(jù)需要讀64次，現(xiàn)在只需要6次，在12位輸出的情況下只需要4次，也就是說采用FPGA后單片機(jī)的I/O口可以達(dá)到1MHz/6=166.66kHz 的采樣速率，大大超過了96kHz的采樣速率，使單片機(jī)有時間對數(shù)據(jù)進(jìn)行一些處理。

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