一種新型高速CMOS全差分運算放大器設(shè)計
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在運放輸入端加入階躍響應激勵，在2μs時刻輸入2．5 V的階躍信號，仿真結(jié)果如圖5所示，測得運放轉(zhuǎn)換速率可達368．7 V／μs，建立時問為12．4 ns。
5 結(jié)語
基于流水線ADC系統(tǒng)應用的要求，設(shè)計了一種新型的高速運算放大器。該運放采用全差分折疊式共源共柵結(jié)構(gòu)為主運放和共源放大器差分輸入對管對共模電平取樣的連續(xù)時間共模反饋電路。同時使用了一種新的連接方法，在保證高速的同時提高了運放的穩(wěn)定性。經(jīng)仿真測得在2．5 V單電源并接0．5 pF負載電容的條件下，運放直流增益可達71．1 dB，單位增益帶寬303 MHz，相位欲度52°，共模抑制比達117．4 dB，轉(zhuǎn)換速率高達368．7 V／μs，建立時間12．4 ns。
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