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一博技術研討會談高速設計熱點問題

作者: 時間:2012-04-10 來源:網絡 收藏

芯片工藝的提升、供電電壓不斷降低、設計周期越來越短、成本要求日益嚴苛以及新技術的層出不窮,給高速電路設計帶來了嚴峻的挑戰(zhàn)。一博科技(EDADOC)公司舉辦的“高速電路設計的挑戰(zhàn)及仿真解決方案”研討會和大家共同探討了信號完整性(SI)和電源完整性(PI)等高速電路設計的發(fā)展趨勢,一博專家就“高速電路的時序問題”、“高速串行總線的設計與仿真”、“DDR3設計與仿真”、“電源完整性仿真”等議題進行了精彩的專題演講。

本文引用地址:http://m.butianyuan.cn/article/186637.htm

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圖1:一博專題演講

在高速電路的設計中,計算和仿真非常重要。反射、串擾、過沖和單調性等普通的SI問題需要解決驅動問題、端接電阻或串接阻尼電阻計算、PCB疊層結構和特性阻抗計算以及走線拓撲結構分析等問題;時序設計需要保證PCB符合芯片工作要求的時序;微波段傳輸設計需要解決傳輸鏈路上因走線、過孔和材料等引起的微波領域問題。

一博SI部門經理吳均(Bruce)談道,SI設計人員需要對方案進行前、后期的仿真分析:前期仿真需要考慮布線參數的掃描仿真、匹配/拓撲求解掃描、靜態(tài)時序分析和傳輸鏈路優(yōu)化;后期仿真則需要生成串擾的詳細報告,進行全面的時序分析、綜合仿真報告以及設計達標驗證。在規(guī)則驅動設計方面,設計人員需要對電氣規(guī)則、物理/間距規(guī)則、匹配和拓撲進行實時的設計規(guī)則檢查 (DRC)監(jiān)控。在設計后期,大家還需要對電路進行測試驗證。

針對反射、串擾等常規(guī)的SI問題,設計人員需要針對關心的網絡進行仿真和分析信號質量,測量過沖、下沖和信號的單調性,輸出詳細的方針報告,制定問題的解決方案。此外,通過生成精確的多負載結構仿真波形,根據仿真結果進行拓撲結構的優(yōu)化,可以解決多負載結構的驅動能力問題。

時序關系是同步系統(tǒng)正常工作的關鍵,考慮時序問題時需要區(qū)分不同的時鐘系統(tǒng)。時序約束無處不在,不合理的等長要求不僅對時序毫無幫助,甚至還會帶來負面作用。通過精確的時序仿真,可以得到正確的設計約束規(guī)則,從而降低設計成本,節(jié)約調試時間,加快產品的上市。

最近流行的DDR3內存技術采用了“Fly-by”拓撲結構。這種拓撲提升了信號質量,支持更高的速率,同時也使布線變得更加容易。但是,Fly-by拓撲結構也存在著各DRAM到控制器的時序不一致(通過讀寫平衡來進行調節(jié))的缺點。針對DDR3,吳均對數據選擇脈沖(DQS)信號、地址/命令/控制信號的常規(guī)布線要求進行了詳盡的說明,例如:線長、線寬、地參考內層、菊花鏈走線等等;同時,他也對DDR3布線容性負載的補償進行了總結。

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圖2:問答和茶歇環(huán)節(jié)專家答疑

在現在的高速電路板中,低電壓大電流是設計的發(fā)展趨勢——電源的波動和噪聲容忍度越來越低。一博公司專家周紅偉指出,電源完整性的仿真需要定位電流密度最大點和溫度最高點,指導疊層設計和電源平面的分割,優(yōu)化退耦電容的選擇和放置,快速檢查電源系統(tǒng)的頻域響應,以及準確驗證電源系統(tǒng)的時域特性。如果不考慮直流問題,那么一旦某些區(qū)域電流密度太大,則將引起局部溫度持續(xù)升高甚至燒毀;一旦直流壓降超標,板上期間將由于電源的過壓或欠壓而無法正常工作;一旦I/O網絡上的電阻過大,將有可能導致有用信號的嚴重衰減。充分考慮直流壓降可以給交流噪聲留下更多的余量。3.jpg

圖3:一博產品展示及抽獎環(huán)節(jié)獲獎者合影

此外,在茶歇和問答環(huán)節(jié),與會專家踴躍參與,積極向一博技術專家提問并展開了交流。各參會嘉賓紛紛對會議給與了高度評價,并提出了自己的想法與建議。在相互的溝通交流中,大家對一博有了更深的認識,對作為高速PCB設計公司的一博科技在方面的進展留下了深刻的印象,同時也對一博從、SI仿真到制板、焊接加工的一條龍服務有了更新的認識。大家希望一博能夠每年定期舉辦類似的盛會,為行業(yè)內專家提供一個固定的交流平臺。



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