基于FPGA的FIR濾波器設(shè)計(jì)與仿真
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3 查找表結(jié)構(gòu)的FIR算法
LUT本質(zhì)上是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)具有4位地址線的16×1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路后，FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有結(jié)果，并把結(jié)果寫到RAM中，當(dāng)輸入一個(gè)信號(hào)進(jìn)行運(yùn)算就等于輸入一個(gè)地址，找出對(duì)應(yīng)的內(nèi)容，然后輸出。
由式(2)可見FIR濾波器系統(tǒng)函數(shù)是一種卷積的運(yùn)算形式。如果用FPGA直接實(shí)現(xiàn)則計(jì)算速度很慢且占用大量的LE(邏輯單元)，達(dá)不到系統(tǒng)對(duì)實(shí)時(shí)性的要求，于是想到能否將上述卷積運(yùn)算轉(zhuǎn)化成加減運(yùn)算。
分布式算法(distributed arithmetic，DA)早在1973年就已經(jīng)被Croisier提出來(lái)了，但是直到FPGA出現(xiàn)以后，才被廣泛應(yīng)用在FPGA中計(jì)算乘積和。
設(shè)FIR濾波器的階數(shù)為N，輸入數(shù)據(jù)x(n)的位寬為k，則x(n)可表示為：
也就是說(shuō)：我們可以把每個(gè)輸入數(shù)據(jù)的每一位的值分別與相應(yīng)的FIR系數(shù)相乘(因?yàn)閤(n)為數(shù)字信號(hào)，每個(gè)輸入數(shù)據(jù)的每一位的值都為0或1，所以與h(n)相乘的結(jié)果非0即為h(n))然后再相加，然后再把所有位的相加值錯(cuò)位相加，可得到卷積的結(jié)果從而實(shí)現(xiàn)了將卷積運(yùn)算轉(zhuǎn)換成加法運(yùn)算。
這樣我們就可以針對(duì)N階FIR濾波器的系數(shù)預(yù)先建立一個(gè)2的N次方的一個(gè)存儲(chǔ)表，將系數(shù)和存放在對(duì)應(yīng)的存儲(chǔ)單元中。進(jìn)行卷積運(yùn)算時(shí)把輸入數(shù)據(jù)的每一位組合成地址碼，通過(guò)地址查找到相應(yīng)的系數(shù)和，然后把所有位數(shù)的系數(shù)和移位相加即可完成卷積運(yùn)算。通過(guò)查表的方式可以大大減少求和的次數(shù)，提高運(yùn)算速度。
4 設(shè)計(jì)思路及步驟
4．1 FPGA系統(tǒng)設(shè)計(jì)的方法
用FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)一般可分成以下幾個(gè)步驟：設(shè)計(jì)輸入、功能仿真、編譯綜合生成網(wǎng)表文件、設(shè)計(jì)實(shí)現(xiàn)、時(shí)序仿真、下載到芯片進(jìn)行硬件驗(yàn)證。在每一步檢查到的錯(cuò)誤或缺陷都可以返回到上一層進(jìn)行修改。
隨著數(shù)字系統(tǒng)規(guī)模的不斷增大，其復(fù)雜度也隨之增大。層次化設(shè)計(jì)將系統(tǒng)逐層分為較小的、規(guī)?？煽刂频哪K，是控制數(shù)字系統(tǒng)設(shè)計(jì)復(fù)雜度的一種有效方法。
層次化設(shè)計(jì)中有兩個(gè)重要的核心思想，即模塊化和原件重用。模塊化是指將系統(tǒng)劃分為幾個(gè)子模塊，而這些子模塊又分別劃分為更小的模塊，直至不可再分。每個(gè)模塊都可以看成是上一層模塊的一個(gè)元件。原件重用是指同一個(gè)原件可以被不同的實(shí)體調(diào)用，或者被同一個(gè)實(shí)體多次調(diào)用。這樣不但大大減輕了設(shè)計(jì)者的工作量，而且使程序結(jié)構(gòu)更加優(yōu)化，具有更好的可讀性。
4. 2 設(shè)計(jì)實(shí)例的參數(shù)選取及生成
MATLAB的信號(hào)處理工具箱中包括許多可用于設(shè)計(jì)FIR數(shù)字濾波器的M文件。根據(jù)要設(shè)計(jì)的濾波器的參數(shù)、通帶截止頻率、阻帶截止頻率、采樣頻率、通帶或阻帶波紋要求等參數(shù)，可以利用MATLAB中的數(shù)字信號(hào)處理工具箱生成濾波器的系數(shù)。
在設(shè)計(jì)中，采用16階FIR，輸入數(shù)據(jù)寬12位，濾波器系數(shù)以及由這些系數(shù)演算出的ROM的初始化數(shù)據(jù)文件*．mif文件可以通過(guò)MATLAB計(jì)算生成。
因?yàn)槭?6階的FIR，這樣就需要65536個(gè)ROM單元來(lái)實(shí)現(xiàn)，ROM單元的位寬采用16位。利用器件中的ROM建立這樣的查找表，首先要將ROM的初始化數(shù)據(jù)寫到*．mif文件中，然后在Ouartsus II中將其指向?qū)?yīng)的ROM設(shè)計(jì)模塊。
當(dāng)FIR的階數(shù)增大時(shí)，ROM的存儲(chǔ)量是以2的倍數(shù)增長(zhǎng)的，因此采用一個(gè)ROM快分時(shí)查找表的方法來(lái)降低對(duì)ROM存儲(chǔ)容量的要求。
4．3 模塊化設(shè)計(jì)
用原理圖和VHDL相結(jié)合的輸入方式，分模塊進(jìn)行設(shè)計(jì)，項(xiàng)層模塊采用圖形化輸入，在Quartsus II中進(jìn)行設(shè)計(jì)輸入。
系統(tǒng)由控制模塊、輸入數(shù)據(jù)移位模塊、地址發(fā)生模塊、存儲(chǔ)器模塊、運(yùn)算模塊等組成。下面介紹每一模塊的基本功能。
(1)控制模塊的作用是產(chǎn)生一系列的控制信號(hào)，對(duì)上述各種模塊進(jìn)行精確的控制。控制模塊在收到A／D轉(zhuǎn)換結(jié)束信號(hào)后，依次產(chǎn)生移位寄存器使能信號(hào)、并行到串行轉(zhuǎn)換的裝入信號(hào)、移位相加的裝入信號(hào)、加減控制信號(hào)和濾波器結(jié)果輸出信號(hào)等控制信號(hào)。使上述各個(gè)模塊按照一定的時(shí)序進(jìn)行操作，最終完成濾波功能。該模塊采用VHDL的描述方式比較方便。
(2)輸入數(shù)據(jù)移位模塊的主要功能是使A／D轉(zhuǎn)換后的數(shù)據(jù)通過(guò)不同的觸發(fā)器，從而產(chǎn)生不同的延遲，以便取出輸入數(shù)據(jù)不同位置上的數(shù)值，來(lái)構(gòu)成ROM的地址。
(3)地址發(fā)生器模塊的主要功能是將通過(guò)輸入數(shù)據(jù)移位模塊的不同延遲分別轉(zhuǎn)換為查找表的串行地址，提供給存儲(chǔ)器模塊。根據(jù)結(jié)構(gòu)化的程序設(shè)計(jì)思想，本模塊可由12個(gè)單通道并、串轉(zhuǎn)換模塊組成。
(4)存儲(chǔ)器模塊是這種查找表結(jié)構(gòu)FIR的核心。FPGA中ROM模塊的設(shè)計(jì)可以通過(guò)Quartsus II軟件中的Mega Wizard向?qū)?lái)生成。
(5)運(yùn)算模塊主要功能是將ROM的輸出數(shù)據(jù)在此進(jìn)行移位相加。這里實(shí)現(xiàn)的主要是加法和減法運(yùn)算，運(yùn)算速度很快。
最后的項(xiàng)層模塊采用圖形化輸入，這樣可以使設(shè)計(jì)思路更加清晰，也符合自上而下的FPGA主流設(shè)計(jì)方法。
評(píng)論