基于壓控振蕩器（VCO）的高性能鎖相環(huán)（PLL）設計

運算放大器的選擇取決于應用。如果PFD雜散遠離環(huán)路帶寬（例如在小數(shù)N分頻頻率合成器中），則可以選用雙極性結(jié)型晶體管輸入(BJT)運算放大器，如OP184或OP27等。環(huán)路濾波器將會很好地衰減BJT的高輸入偏置電流所引起的PFD雜散，而且PLL可以充分利用BJT運算放大器的低噪聲電壓密度特性。

如果應用要求較小的PFD與環(huán)路帶寬比（例如在整數(shù)N分頻頻率合成器中），則應折衷考慮噪聲與雜散水平；AD820和AD8661可能是較佳選擇。

值得注意的是，雖然有源濾波器往往會增加PLL的噪聲，但它能夠充當緩沖器，在一些特定應用中具有無源濾波器所不及的性能優(yōu)勢。例如，如果VCO調(diào)諧端口的泄漏電流較高，導致PFD雜散較高，則可以使用運算放大器來降低雜散水平。運算放大器的低阻抗輸出可輕松彌補調(diào)諧端口泄漏電流。

設計示例
考慮這樣一個例子，其中LO的規(guī)格要求如下：

• 倍頻程調(diào)諧范圍：1000 MHz至2000 MHz
• 相位噪聲要求：–142 dBc/Hz（1 MHz偏移）
• 雜散：小于–70 dBc
• 通道間隔：250 kHz
• 鎖定時間：小于2 ms
• 單電源：15 V或30 V

為在1-GHz頻帶上工作，同時滿足相位噪聲要求，有必要使用高壓VCO和有源環(huán)路濾波器。相位噪聲和雜散特性以及單電源限制，將決定運算放大器的選擇。為了達到雜散要求，運算放大器必須具有低輸入偏置電流，而為了實現(xiàn)最佳相位噪聲性能，運算放大器必須具有低電壓噪聲。選擇JFET輸入運算放大器可以兼顧以上兩個要求，例如AD8661，其輸入偏置電流為0.3 pA，電壓噪聲為12 nV/√Hz。該器件還能處理單電源要求。選擇RFMD UMS-2000-A16 VCO來滿足倍頻程范圍要求。

開始設計時，最好利用支持有源濾波器拓撲結(jié)構的ADIsimPLLTM工具進行仿真。圖3所示為兩種推薦的濾波器類型；ADIsimPLL還支持其它配置。

PLL選擇ADF4150，它具有整數(shù)和小數(shù)兩種工作模式，提供2/4/8/16/32幾種輸出分頻器選項，可覆蓋從2 GHz至31.25 MHz的連續(xù)頻率。ADF4150與圖2所示的ADF4350相似，但前者允許選擇外部VCO，適合需要滿足更嚴苛相位噪聲要求的應用。在仿真過程中，PLL環(huán)路濾波器設置為20 kHz，以期減小運算放大器的噪聲貢獻，同時使PLL鎖定時間小于2 ms。

圖4所示為采用以下器件的仿真系統(tǒng)與測量系統(tǒng)噪聲(dBc)與頻率偏移關系曲線：ADF4150 PLL、UMS VCO和基于AD8661的濾波器。兩條曲線均顯示，由于有源環(huán)路濾波器增加的噪聲，約20 kHz時出現(xiàn)峰值噪聲–90 dBc，不過仍然實現(xiàn)了1 MHz偏移時–142 dBc/Hz的目標。若要降低帶內(nèi)噪聲，可以使用OP184或OP27等噪聲更低的運算放大器，但雜散會提高；或者將PLL環(huán)路帶寬降至20 kHz以下。

圖4. ADIsimPLL仿真性能與測量性能對比：AD8661用作PLL有源濾波器中的運算放大器

圖5顯示，使用OP27時性能約改善6 dB。這種情況下，因為環(huán)路帶寬相對較窄，所以雜散并未顯著增加。進一步降低帶寬可以改善100 kHz以下偏移的相位噪聲，但PLL鎖定時間會延長。所有這些權衡考慮均可以在進入實驗室設計之前，利用ADIsimPLL模擬進行測試。

圖5. 有源環(huán)路濾波器中使用AD8661與使用OP27的PLL測量性能對比

爆炸新聞：高壓PLL
以上討論都圍繞利用有源濾波器實現(xiàn)低壓PLL器件與高壓VCO接口而展開。不過，高壓PLL已經(jīng)出現(xiàn)，因而使用有源濾波器的必要性大大降低。例如ADF4113HV PLL，它集成高壓電荷泵，歸一化相位本底噪聲為–212 dBc/Hz。對于該器件，PLL電荷泵輸出可以高達15 V，因此VCO之前可以使用更為簡單的無源濾波器。