差分信號線的分析和LAYOUT

隨著近幾年對速率的要求快速提高，新的總線協(xié)議不斷的提出更高的速率。傳統(tǒng)的總線協(xié)議已經(jīng)不能夠滿足要求了。串行總線由于更好的抗干擾性，和更少的信號線，更高的速率獲得了眾多設(shè)計者的青睞。而串行總線又尤以差分信號的方式為最多。所以在這篇中整理了些有關(guān)差分信號線的設(shè)計和大家探討下。

1.差分信號線的原理和優(yōu)缺點

差分信號（Differential Signal）在高速電路設(shè)計中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計，什么另它這么倍受青睞呢？在PCB 設(shè)計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。 何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三個方面：

a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，如圖在A-A‘的電流是從右到左，那B-B‘的是從左到右，那么按右手螺旋定則，那他們的磁力線是互相抵消的。耦合的越緊密，互相抵消的磁力線就越多。泄放到外界的電磁能量越少。

c.時序定位精確，由于差分信號的開關(guān)變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術(shù)。

2.差分信號的一個實例：LVDS

LVDS（Low Voltage Differential Signaling)是一種低擺幅的電流型差分信號技術(shù)，它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps的速率傳輸，其低壓幅和低電流驅(qū)動輸出實現(xiàn)了低噪聲和低功耗。LVDS驅(qū)動器由一個驅(qū)動差分線對的電流源組成通常電流為3.5mA)，LVDS接收器具有很高的輸入阻抗，因此驅(qū)動器輸出的電流大部分都流過100Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mA 的電壓。當驅(qū)動器翻轉(zhuǎn)時，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯″1″和邏輯″0″狀態(tài)。低擺幅驅(qū)動信號實現(xiàn)了高速操作并減小了功率消耗，差分信號提供了適當噪聲邊緣和功率消耗大幅減少的低壓擺幅。功率的大幅降低允許在單個集成電路上集成多個接口驅(qū)動器和接收器。這提高了PCB板的效能，減少了成本。

不管使用的LVDS傳輸媒質(zhì)是PCB線對還是電纜，都必須采取措施防止信號在媒質(zhì)終端發(fā)生反射，同時減少電磁干擾。LVDS要求使用一個與媒質(zhì)相匹配的終端電阻（100±20Ω），該電阻終止了環(huán)流信號，應(yīng)該將它盡可能靠近接收器輸入端放置。LVDS驅(qū)動器能以超過155.5Mbps的速度驅(qū)動雙絞線對，距離超過１０ｍ。對速度的實際限制是：

①送到驅(qū)動器的TTL數(shù)據(jù)的速度；

②媒質(zhì)的帶寬性能。

通常在驅(qū)動器側(cè)使用復(fù)用器、在接收器側(cè)使用解復(fù)用器來實現(xiàn)多個TTL信道和一個LVDS信道的復(fù)用轉(zhuǎn)換，以提高信號速率，降低功耗。并減少傳輸媒質(zhì)和接口數(shù)，降低設(shè)備復(fù)雜性。

LVDS接收器可以承受至少±1V的驅(qū)動器與接收器之間的地的電壓變化。由于LVDS驅(qū)動器典型的偏置電壓為+1.2V，地的電壓變化、驅(qū)動器偏置電壓以及輕度耦合到的噪聲之和，在接收器的輸入端相對于接收器的地是共模電壓。這個共模范圍是：+0.2V～+2.2V。建議接收器的輸入電壓范圍為：0V～+2.4V。

3.差分信號的布線要求：

對于PCB 工程師來說，罟刈⒌幕故僑綰穩(wěn)繁Ｔ謔導(dǎo)首呦咧心芡耆發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過Layout 的人都會了解差分走線的一般要求，即差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實現(xiàn)的方式較多。

等距則主要是為了保證兩者差分阻抗一致，減少反射。對差分對的布線方式應(yīng)該要適當?shù)目拷移叫?。所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

下面是差分傳輸線模型

為便于分析，差分線對常常根據(jù)它的奇模和偶模阻抗和延遲來描述，而這些與其差模和共模對應(yīng)的部分是密切相關(guān)的，因此可以用方程1 來計算。

這兒Ctot = Cself + Cm 。Cself 是一條線與地之間的電容，而Cm 是兩條線之間的電容。Lself 和Lm 分別是一條線的自電感，和兩條線之間的互電感。

差分阻抗被定義為在兩條差分驅(qū)動的導(dǎo)線之間所測得的阻抗。（所謂差分驅(qū)動就是指當兩個完全一樣，但極性相反的信號）。差分阻抗是對著奇模阻抗而言的，所謂奇模阻抗是指當兩條導(dǎo)線被差分驅(qū)動[3]時，在差分線對中一條傳輸導(dǎo)線的阻抗。偶模阻抗是指當兩條導(dǎo)線都被一個單一的對地共模信號驅(qū)動時，在差分線對中兩條導(dǎo)線的阻抗。

利用方程1，可以推得：

差分阻抗

共模阻抗

但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面重點討論一下PCB 差分信號設(shè)計中幾個常見的誤區(qū)。

誤區(qū)一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。

在PCB 電路設(shè)計中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當?shù)仄矫姘l(fā)生不連續(xù)的時候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路。盡管參考平面的不連續(xù)對差分走線的影響沒有對普通的單端走線來的嚴重，但還是會降低差分信號的質(zhì)量，增加EMI，要盡量避免。也有些設(shè)計人員認為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI 輻射，這種做法弊大于利。

所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區(qū)域。）比如主板設(shè)計中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號的下面是個完整地平面或電源平面。