ADS8323與高速FIFO接口電路的CPLD實現(xiàn)

　　在高速數(shù)據(jù)采集系統(tǒng)中，AD芯片的工作速度通常是很高的，可以達到幾兆甚至幾十兆，而微控制器MCU的工作速度相對較低，并且其往往具有多個任務，所以不能采用AD轉換一次MCU讀取一次數(shù)據(jù)的工作方式。因此，需要在AD芯片與MCU之間加入數(shù)據(jù)緩沖器，以便臨時存儲AD轉換的數(shù)據(jù)，當數(shù)據(jù)量到達一定深度后，再由MCU一并取走。數(shù)據(jù)緩沖器可以有多種選擇，例如RAM、SRAM等等，而FIFO(First In First Out)存儲器憑借其操作簡單、可靠性好等特點，被廣泛的應用于數(shù)據(jù)采集系統(tǒng)中，成為了連接MCU與AD芯片的橋梁。

　　為了使MCU、AD芯片以及高速FIFO存儲器能夠協(xié)調工作，就需要設計好這三者之間的接口電路。本文正是針對這個問題，選用CPLD實現(xiàn)了三者之間的接口電路。

　　2.芯片介紹

　　2.1 模數(shù)轉換芯片ADS8323

　　ADS8323是TI公司近年推出的一款高性能模數(shù)轉換芯片，其主要特點如下：

　　(1)高速高精度：16位的AD芯片，其最高采樣速率可達500kSPS;

　　(2)低功耗：當處于500kSPS的采樣率時，其功耗也只有85mW;

　　(3)并行接口設計：它可以一次性將16位采樣結果輸出，也可8位分兩次輸出。

　　ADS8323需要外接時鐘信號，時鐘頻率范圍從25kHZ(1.25kSPS)到10MHZ(500kSPS)，其內部的所有動作均與時鐘信號同步。工作過程如下：將/CONVST置成低，即可啟動轉換;在轉換過程中，BUSY始終為高;當轉換結果被鎖存在輸出寄存器之后，BUSY變低，此時便可通過將/RD和/CS信號置低讀取轉換結果。其時序如圖1所示。

　　2.2 高速FIFO――CY7C4231

　　FIFO芯片是一種具有存儲功能的邏輯芯片，它具有兩個特點：數(shù)據(jù)進出有序，輸出輸入口獨立。其內部的讀指針和寫指針按照先進先出的原則實現(xiàn)數(shù)據(jù)的存入和讀取。

　　CY7C4231是CYPRESS公司推出了一款高速FIFO芯片。芯片的存儲空間是2K×9 bit，讀寫時間最小是10ns。其主要的控制管腳功能如表1所示。

3.接口電路的CPLD實現(xiàn)

　　通過上面的介紹，可以大致歸納出接口電路需要實現(xiàn)的主要功能如下：

　　(1)將A/D轉換結果存入FIFO，包括AD芯片的轉換過程控制和FIFO的寫入過程控制;

　　(2)MCU讀取FIFO中數(shù)據(jù)，包括FIFO的狀態(tài)查詢或著中斷請求、FIFO的讀出過程控制。

　　CPLD由于其速度快、體積小、功耗低、編程靈活、可反復修改邏輯等特點，受到了越來越多的關注。而利用EDA工具進行設計、綜合和驗證，加速了設計過程，降低了開發(fā)風險，縮短了開發(fā)周期，提高了效率。本文采用了Altera公司的QuartusII作為設計工具，以EPM7128系列的CPLD芯片實現(xiàn)了上述的接口電路。其總體設計如圖2所示。