基于FPGA IP核的FFT實(shí)現(xiàn)

FFT處理器模塊采用緩沖突發(fā)數(shù)據(jù)流結(jié)構(gòu)的信號(hào)時(shí)序圖如圖4所示，在系統(tǒng)復(fù)位信號(hào)(reset_n)變?yōu)榈碗娖胶?，?shù)據(jù)源將sink_ready信號(hào)置高電平，表明有能力接收輸入信號(hào)。數(shù)據(jù)源加載第一個(gè)復(fù)數(shù)數(shù)據(jù)樣點(diǎn)到FFT函數(shù)中，同時(shí)將sink_sop信號(hào)置高電平，表示輸入模塊的開(kāi)始。在下一個(gè)時(shí)鐘周期，sink_sop信號(hào)被復(fù)位，并以自然順序加載后面的N-1個(gè)復(fù)輸人數(shù)據(jù)樣點(diǎn)。

當(dāng)完全載入輸入模塊時(shí)，FFT函數(shù)復(fù)位sink_ena信號(hào)，表示FFT不再接收其他輸入數(shù)據(jù)并開(kāi)始計(jì)算輸入數(shù)據(jù)模塊的變換結(jié)果。在FFT處理器內(nèi)部輸入緩沖區(qū)讀取樣點(diǎn)之后，F(xiàn)FT將sink_ena信號(hào)重新置高電平，準(zhǔn)備讀取下一個(gè)輸入模塊。下一個(gè)輸入模塊的起點(diǎn)由sink_sop脈沖確定。當(dāng)FFT完成了輸入模塊的變換，并且從設(shè)備匯端將source_ready信號(hào)(表示數(shù)據(jù)從設(shè)備接收器可以接收輸出數(shù)據(jù)模塊)置高電平，并且以自然順序輸出復(fù)數(shù)變換域數(shù)據(jù)模塊。
4．2 仿真結(jié)果分析
在編譯綜合后，工程當(dāng)中含有基于FFT IP核生成的Matlab文件，這樣就可在Matlab下對(duì)工程結(jié)果進(jìn)行進(jìn)一步測(cè)試，構(gòu)建信號(hào)，并與Matlab計(jì)算的理論結(jié)果進(jìn)行比較。設(shè)輸入函數(shù)為z(t)=20 000sin(20πt)，點(diǎn)數(shù)N=512，采樣頻率為500 Hz，即采樣間隔為O.002 s，采樣的時(shí)間長(zhǎng)度為O.002 x 512 s，該正弦信號(hào)通過(guò)512點(diǎn)FFT處理結(jié)果如圖5所示，正弦信號(hào)基于IP核Matlab文件仿真結(jié)果如圖6所示。

由圖5，圖6比較可以看出FFT、處理器處理后的結(jié)果和Matlab計(jì)算的理論結(jié)果基本一致。都在第11點(diǎn)和第503點(diǎn)取得最大FFT絕對(duì)值，兩者的誤差只是在FFT頻譜絕對(duì)值的幅度大小原因：一是Altera FFT兆核函數(shù)的塊浮點(diǎn)輸出與Matlab這種全精度FFT的輸出相比，存在最低位(LSB)被丟棄的影響；二是工程初始化IP核采用的數(shù)據(jù)精度取24位(V7.0 IP最大支持24位數(shù)據(jù)精度)。

5 結(jié) 語(yǔ)
在利用FFT IP核進(jìn)行FFT算法實(shí)現(xiàn)的同時(shí)，對(duì)仿真結(jié)果做了全面分析，由于IP核的可塑性很強(qiáng)，增加了芯片的靈活性。使用Altera FFT的IP Core大大減少了產(chǎn)品的開(kāi)發(fā)時(shí)間，Altera還可進(jìn)一步實(shí)現(xiàn)加窗功能，甚至DDC部分(單端信號(hào)向I／Q轉(zhuǎn)換)整合到其FFT處理器模塊中，能進(jìn)一層次簡(jiǎn)化開(kāi)發(fā)的流程，在今后實(shí)際工程應(yīng)用中高效利用。