ip核文章進入ip核技術(shù)社區(qū)

將ASIC IP核移植到FPGA上——如何測試IP核的功能和考慮純電路以外的其他因素

本系列文章從數(shù)字芯片設計項目技術(shù)總監(jiān)的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設計和驗證規(guī)劃進行結(jié)合，詳細講述了在FPGA上使用IP核來開發(fā)ASIC原型項目時，必須認真考慮的一些問題。文章從介紹使用預先定制功能即IP核的必要性開始，通過闡述開發(fā)ASIC原型設計時需要考慮到的IP 核相關(guān)因素，用八個重要主題詳細分享了利用ASIC IP來在FPGA上開發(fā)原型驗證系統(tǒng)設計時需要考量的因素。在上篇文章中，我們分享了第五到第六主題，介紹了我們?nèi)绾未_保在FPGA上實現(xiàn)所需的性能和在時鐘方面必須加以考量的因素有哪些。本篇
關(guān)鍵字： 202409 ASIC IP核 FPGA SmartDV

Arm中國大裁員：SoC、HPC兩團隊被裁人數(shù)最多

Arm是全球知名芯片架構(gòu)企業(yè)，也是知名芯片IP核供應商。大部分IP核都可以直接向IP廠商采購獲得，再由芯片設計企業(yè)在此基礎上設計出自己的芯片。高通和華為即在Cortex-A系列處理器的基礎上，設計出驍龍和麒麟芯片。就是這家知名的企業(yè)在近期迎來一波大裁員，據(jù)媒體報道，Arm中國從上周開始裁員，主要裁減研發(fā)團隊，其中SoC、HPC兩個團隊裁撤人數(shù)最多，其余的研發(fā)團隊會有不同程度的小范圍裁減，賠償比例N+3。當前，Arm中國人員1000人左右，研發(fā)人員在700人規(guī)模，研發(fā)產(chǎn)品覆蓋：SOC
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NVIDIA選用新思科技經(jīng)驗證DesignWare DDR IP核

重點：高質(zhì)量DesignWare DDR PHY IP核為NVIDIA提供無與倫比的性能、延遲和電源效率DDR PHY支持DDR5/4的每個通道多個DIMM，滿足NVIDIA的網(wǎng)絡數(shù)據(jù)速率和內(nèi)存容量要求基于固件的現(xiàn)場可升級訓練可提高通道的穩(wěn)定性和可靠性，并且有助于算法更新，從而降低采用新內(nèi)存協(xié)議的風險新思科技（Synopsys, Inc.）近日宣布，NVIDIA的網(wǎng)絡業(yè)務部門Mellanox將采用經(jīng)驗證的DesignWare? DDR5/4 PHY IP核，以滿足其針對高性能計算和人工智能應用的Infin
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基于ARM Cortex-M3的SoC系統(tǒng)設計

本項目實現(xiàn)了一種基于CM3內(nèi)核的SoC，并且利用該SoC實現(xiàn)網(wǎng)絡數(shù)據(jù)獲取、溫度傳感器數(shù)據(jù)獲取及數(shù)據(jù)顯示等功能。在Keil上進行軟件開發(fā)，通過ST-LINK/V2調(diào)試器進行調(diào)試，調(diào)試過程系統(tǒng)運行正常。在Quartus-II上進行Verilog HDL的硬件開發(fā)設計，并進行IP核的集成，最后將生成的二進制文件下載到FPGA開發(fā)平臺。該系統(tǒng)使用AHB總線將CM3內(nèi)核與片內(nèi)存儲器和GPIO進行連接，使用APB總線連接UART、定時器、看門狗等外設。
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Cadence發(fā)布首款面向AI語音及音頻處理優(yōu)化的DSP產(chǎn)品—Tensilica HiFi 5 DSP

HiFi 5 DSP將基于神經(jīng)網(wǎng)絡的語音識別算法性能提高達4倍楷登電子（美國Cadence公司，NASDAQ：CDNS）今日發(fā)布面向音頻和語音處理的Cadence? Tensilica?HiFi 5 DSP，是首款為高性能遠場處理和人工智能語音識別處理量身優(yōu)化的IP核。對比HiFi 4 DSP，第五代HiFi DSP的音頻處理性能提高2倍，神經(jīng)網(wǎng)絡（NN）處理性能提高4倍，是數(shù)字家庭助手和車載娛樂系統(tǒng)語音控制用戶界面的理想選擇。隨著數(shù)字家庭助手普及度的快速上升，語音控制用戶界面已經(jīng)成為廠商開發(fā)創(chuàng)新消費產(chǎn)品
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基于IP核的PCI Express接口設計

現(xiàn)代測控系統(tǒng)和通信領(lǐng)域?qū)?shù)據(jù)傳輸速率的要求越來越高。相比PC 中其他技術(shù)的發(fā)展，總線技術(shù)的發(fā)展顯得相對緩慢，總線性能已經(jīng)成為制約系統(tǒng)性能發(fā)揮的
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FPGA開發(fā)之IP核：軟核、硬核以及固核概念

IP(Intelligent Property)核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的
關(guān)鍵字： FPGA IP核固核概念

如何設計基于Avalon總線的可配置LCD控制器IP核？

基于NiosII 軟核的SOPC(System ON Programmable Chip)是Altera 公司提出的片上可編程系統(tǒng)解決方案，它將CPU、存儲器、I/O接口、DSP 模塊以及鎖相環(huán)(P
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一種新型的LCD驅(qū)動電路IP核的總體設計

一種新型的LCD驅(qū)動電路IP核的總體設計-本文介紹了LCD的通用驅(qū)動電路IP核設計，采用自頂向下的設計方法將其劃分為幾個主要模塊，分別介紹各個模塊的功能，用VHDL語言對其進行描述，用FPGA實現(xiàn)并通過了仿真驗證。該IP核具有良好的移植性，可驅(qū)動不同規(guī)模的LCD電路。
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GPIB控制器軟件的IP核設計方案詳解

GPIB控制器軟件的IP核設計方案詳解-隨著網(wǎng)絡技術(shù)與通信技術(shù)的高速發(fā)展，測試儀器和測試技術(shù)發(fā)生了革命性變化，“網(wǎng)絡就是儀器”確切地概括了測試儀器間的網(wǎng)絡化發(fā)展趨勢。
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FPGA實戰(zhàn)開發(fā)技巧（13）

FPGA實戰(zhàn)開發(fā)技巧（13）-基于IP的設計已成為目前FPGA設計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應用。
關(guān)鍵字： FPGA 賽靈思 IP核

SoC設計中的IP核保護方法研究

對現(xiàn)有主要IP核保護方法的原理和性能進行了研究分析,指出了各種方法的優(yōu)缺點,同時指出了IP核保護方法的發(fā)展方向。隨著集成電路的規(guī)模依據(jù)摩爾定律不斷呈指數(shù)增長,目前已經(jīng)可以將整個系統(tǒng)集成到一塊單硅芯片上,片上系統(tǒng)(Sys-tem on a Chip, SoC)的概念也應運而生。然而對于大型的SoC 來說,無論從設計的費用、周期還是可靠性來考慮,傳統(tǒng)的設計方法均已不能滿足需求,因此,基于知識產(chǎn)權(quán)( Intellectual Pro-perty, IP)核復用的設計方法也就隨之出現(xiàn)。
關(guān)鍵字：片上系統(tǒng) 知識產(chǎn)權(quán)核數(shù)字水印簽名 IP核

LabVIEW FPGA代碼模塊設計（IP核）

對于利用LabVIEW FPGA實現(xiàn)RIO目標平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設計構(gòu)建適合其應用的、可復用且可擴展的代碼模塊?；谝呀?jīng)驗證的設計進行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應用中得到更好的復用，也可以使在不同開發(fā)人員和內(nèi)部組織之間進行共享和交換的代碼更好服用。
關(guān)鍵字： LabVIEW 代碼模塊 FPGA IP核

IP核互連策略及規(guī)范

摘要：IP核有關(guān)標準及IP核互連規(guī)范目前正處于一個發(fā)展的關(guān)鍵時期，受到了業(yè)界的普遍關(guān)注。本文就IP核互連采取的策略進行了分析，對目前幾種使用較多的IP核互連規(guī)范作了介紹。
關(guān)鍵字：片上系統(tǒng)SOC 片上總線（On-ChipBus） IP核互連策略互連規(guī)范

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ip核介紹

IP核概述　　IP核則是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關(guān)，可以移植到不同的半導體工藝中去生產(chǎn)集成電路芯片。利用IP核設計電子系統(tǒng)，引用方便，修改基本元件的功能容易。具有復雜功能和商業(yè)價值的IP核一般具有知識產(chǎn)權(quán)，盡管IP核的市場活動還不規(guī)范，但是仍有許多集成電路設計公司從事IP核的設計、開發(fā)和營銷工作。IP核有兩種，與工藝無關(guān)的VHDL程序稱為軟核；具有特定電路 [ 查看詳細 ]