Laplacian圖像邊緣檢測器的FPGA實現(xiàn)研究
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對于該卷積運算的實現(xiàn)，采用前述的“速度最優(yōu)的高階分布式算法”，其硬件實現(xiàn)的原理框圖如圖3所示。它是完全流水線式字并行結構，能夠達到最大的運算速度。其中的8個ROM是用于實現(xiàn)9個R圖位的數(shù)相乘，每個ROM都實現(xiàn)一個9位的查找表的功能。5．3卷積運算數(shù)據(jù)“流水線”輸入模塊的設計圖像的像素是由CCD(或CMOS)攝像機經(jīng)A／D轉換，再經(jīng)量化而得到，并放入幀存儲器。在圖像中，整幅圖像像素以幀為單位進行存儲。每一幀數(shù)據(jù)的存儲方式如圖4所示。卷積運算掃描像素的獲取如圖5所示，該數(shù)據(jù)輸入方式，使用了兩個32位的移位寄存器存放像素值，避免了卷積運算中對存儲器數(shù)據(jù)的高度重復讀取，使用9個寄存器實現(xiàn)了數(shù)據(jù)由串行到并行的轉換，實現(xiàn)了完全“流水線”的輸入方式。本文引用地址：http://m.butianyuan.cn/article/188957.htm
5．4 系統(tǒng)的仿真結果
根據(jù)前述的總體設計方案，使用VHDL設計進行各個模塊和系統(tǒng)總體程序，選擇的FPGA為ALTERA／FLEX／EPF10K20TC144―3，使用的開發(fā)工具是MAX+plus II 10．0。圖6是邊緣檢測器的時序仿真圖(鐘頻率10 MHz)，由波形仿真結果分析可知，系統(tǒng)達到了設計功能要求，該系統(tǒng)經(jīng)過初始的兩行行延遲和串并轉化后(為72個時鐘周期)，以后每個時鐘周期就可“流水式”輸出一個處理結果，若系統(tǒng)時鐘周期TCLK，對于像素為N個點的數(shù)字圖像，系統(tǒng)的處理時間TN=70xTCLK+N×TCLK。處理一幅1 024x1 024的圖像的時間，當系統(tǒng)時鐘為10MHz時，僅需0．1 s，而系統(tǒng)時鐘為10 MHz時，僅需0．Ol s。
6 結語
在Laplacian圖像邊緣檢測器的設計中，采用了速度最優(yōu)的高階分布式算法(DA)完成模板的卷積運算，使用兩個32位的移位寄存器存放像素值，避免了卷積運算中對存儲器數(shù)據(jù)的高度重復讀取，使用9個寄存器實現(xiàn)數(shù)據(jù)由串行到并行的轉換，實現(xiàn)了完全“流水線”的數(shù)據(jù)輸入方式，從而在資源．速度上達到了較好的優(yōu)化，具有良好的實時處理性能。若系統(tǒng)工作時鐘為100 MHz，則處理一幅1 024x1 024的圖像的時間僅需0．01 s左右。“流水線”的數(shù)據(jù)輸入方式和分布式卷積運算的設計思想，對于數(shù)字圖像和數(shù)字信號處理的FPGA硬件實現(xiàn)，具有廣泛的推廣應用價值。
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