基于FPGA的高速加密卡設(shè)計(jì)與實(shí)現(xiàn)

摘要為增強(qiáng)數(shù)據(jù)信息的安全性，設(shè)計(jì)了一種基于FPGA的高性能加密卡。該加密卡通過PCI Express總線與主機(jī)通信，由FPGA芯片內(nèi)置的Nios ll軟核處理器和PCI—E硬核分別實(shí)現(xiàn)控制器模塊與通信接口模塊功能；采用SM1、RSA算法對數(shù)據(jù)進(jìn)行加密或解密。將加密卡的數(shù)據(jù)通信和算法控制等功能集成在單片FPGA芯片上實(shí)現(xiàn)，優(yōu)化了電路結(jié)構(gòu)、提高了加密卡的穩(wěn)定性和可靠性。實(shí)際測試結(jié)果表明，所設(shè)計(jì)的加密卡功能正確，運(yùn)算速度快，達(dá)到了預(yù)期的目標(biāo)，具有良好的應(yīng)用前景。
關(guān)鍵詞信息安全；FPGA；PCI Express；NiosⅡ軟核；加密

計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)以及各種網(wǎng)絡(luò)應(yīng)用的快速發(fā)展，在給社會、企業(yè)、個(gè)人帶來便利的同時(shí)，也由于目前網(wǎng)絡(luò)無法有效防止傳輸信息被第三方非法竊取和修改，而產(chǎn)生信息安全性問題。采用信息加密技術(shù)是解決信息安全的有效手段，目前信息加密技術(shù)主要分為軟件加密和硬件加密。軟件加密的優(yōu)勢在于其成本及工藝難度低，而加密速度依賴于計(jì)算機(jī)的性能，消耗了大量系統(tǒng)資源，且安全性和可靠性差。硬件采用專用加密卡實(shí)現(xiàn)，具有較高的安全性和可靠性，是現(xiàn)代信息加密技術(shù)的發(fā)展方向。加密卡采用的總線技術(shù)經(jīng)歷了ISA(Industrial Standard Archit ecture)總線、PCI(Peripheral Component Interconnect)總線和PCI Express(Peripberal Component Interconnect Express，PCI—E)，目前的硬件加密卡主要采用PCI總線或PCI Express與DSP(Digital Signal Processing)芯片組合的方式，PCI總線或PCI—E總線負(fù)責(zé)與上位機(jī)通信，DSP芯片作為CPU(Central Processing Unit)。隨著計(jì)算機(jī)總線技術(shù)的發(fā)展，PCI總線已逐漸被具有更高傳輸性能的PCI—E總線取代，所以采用PCI總線的加密卡將逐漸被淘汰，采用PCI Express總線的加密卡通過橋接芯片實(shí)現(xiàn)PCI—E總線，雖然這種方式面向事務(wù)處的接口實(shí)現(xiàn)簡單，但需要兩片單獨(dú)的芯片，導(dǎo)致加密卡的結(jié)構(gòu)復(fù)雜、控制分散、靈活性較差?；谏鲜鲆蛩?，本文選用可編程邏輯器件(Field Programmable CateArray，F(xiàn)PGA)設(shè)計(jì)實(shí)現(xiàn)了一款高速率、高可靠性的硬件加密卡，通過FPGA內(nèi)部資源實(shí)現(xiàn)PCI—E總線和CPU功能。

1 加密卡設(shè)計(jì)
加密卡的基本功能是數(shù)據(jù)加解密。本文所設(shè)計(jì)加密卡可實(shí)現(xiàn)的主要功能包括：SM1算法、RSA(Rivest-Shamir-Adleman)算法、密鑰管理、權(quán)限管理、隨機(jī)數(shù)生成等。SM1算法是高性能分組密碼算法，具有較高的加解密速率，用于對大量數(shù)據(jù)進(jìn)行數(shù)據(jù)加解密操作；RSA算法是目前較優(yōu)秀的公鑰方案之一，具有較高的安全性，但其加解密速度較慢，主要用于對少量數(shù)據(jù)進(jìn)行數(shù)字簽名操作；密鑰管理是保證加密卡安全性的重要組成部分，主要包括密鑰的生成、存儲、備份和刪除等功能；權(quán)限管理是為增強(qiáng)加密卡的安全性而設(shè)計(jì)的一種權(quán)限管理機(jī)制，只有通過身份認(rèn)證后的操作命令才能被加密卡接受，以此有效地防止加密卡信息泄露；隨機(jī)數(shù)生成采用專用數(shù)字物理噪聲源實(shí)現(xiàn)，負(fù)責(zé)產(chǎn)生真隨機(jī)數(shù)序列。
1．1 加密卡硬件結(jié)構(gòu)
加密卡主要由控制器模塊、算法模塊、通信接口模塊等組成?？刂破魇羌用芸ǖ暮诵哪K，其根據(jù)主機(jī)發(fā)送的命令控制加密卡的整體操作；通信接口模塊負(fù)責(zé)完成加密卡與主機(jī)之間的數(shù)據(jù)通信。設(shè)計(jì)選用Altera公司的CycloneIV CX系列的EP4CGX30 FPGA芯片，采用FPGA芯片內(nèi)置的NiosII軟核處理器和PCI—E硬核來分別實(shí)現(xiàn)控制器模塊和通信接口模塊功能，分別代替現(xiàn)有加密卡中的DSP芯片和PCI—E橋接芯片，這種實(shí)現(xiàn)方式將控制器和通信接口以及其他邏輯功能模塊等集成在單片F(xiàn)PGA中，使加密卡的控制集中、結(jié)構(gòu)簡單、集成度高，在保證信息安全性的同時(shí)，使加密卡具有更高的靈活性和可靠性。圖1為所設(shè)計(jì)的加密卡結(jié)構(gòu)框圖。

1．2 FPGA內(nèi)部電路
加密卡的主要控制功能被集成在FPGA中實(shí)現(xiàn)。其內(nèi)部主要功能結(jié)構(gòu)框圖如圖2所示。加密卡所執(zhí)行的操作由主機(jī)發(fā)起，具體操作流程：(1)首先PCI—E總線接口獲取FPGA內(nèi)部數(shù)據(jù)緩存的控制權(quán)，通過該接口將主機(jī)中的數(shù)據(jù)存儲到FPGA內(nèi)部的數(shù)據(jù)緩存中。(2)當(dāng)數(shù)據(jù)全部存入數(shù)據(jù)緩存中后，將數(shù)據(jù)緩存的控制權(quán)交給NiosII軟核，NiosII軟核讀取數(shù)據(jù)緩存中的數(shù)據(jù)，然后依據(jù)操作命令控制算法模塊和各種功能模塊進(jìn)行相應(yīng)的操作，并將操作結(jié)果存儲到數(shù)據(jù)緩存中。(3)當(dāng)NiosII軟核控制操作完成后，釋放數(shù)據(jù)緩存的控制權(quán)并啟動PCI—E總線接口，NiosII軟核等待接受下一次的操作命令。(4)PCI—E總線接口將數(shù)據(jù)發(fā)送給主機(jī)，完成加密卡的一個(gè)操作流程。

1．2．1 PCI—E總線接口
PCI—E總線是新一代總線標(biāo)準(zhǔn)，采用了目前業(yè)內(nèi)流行的點(diǎn)對點(diǎn)的串行連接，具有較高的傳輸速率。PCI—E總線1．x版和2．x版的單通道速率分別為2．5 Gbit·s-1和5 Gbit·s-1，均采用8 b／10 b編碼，最新的PCI—E總線3．0版兼容1．x版和2．x版，同時(shí)可采用128 b／130 b編碼，單通道速率可達(dá)8 Gbit·s-1。雖然PCI—E總線在傳輸速率方面具有突出的優(yōu)勢，但是其體系結(jié)構(gòu)復(fù)雜，設(shè)計(jì)難度大。
設(shè)計(jì)選用的FPGA芯片，其內(nèi)置收發(fā)器是可獨(dú)立操作的全雙工高速收發(fā)器，支持8 b／10 b編碼，單通道最大速率為2．5 Gbit·s-1，能夠滿足PCI—E總線的速率要求；其內(nèi)置的PCI—E硬核占用較少的FPGA資源，能夠?qū)崿F(xiàn)PCI—E總線物理層、數(shù)據(jù)鏈路層以及傳輸層的功能，支持根端口與端點(diǎn)配置和x1、x2、x4通道模式，符合PCI—E 1．1基本規(guī)范協(xié)議和電氣特性要求，可通過Avalon總線與FPGA內(nèi)部的其他模塊互聯(lián)，是一個(gè)完整的PCI—E協(xié)議解決方案。圖3為PCI—E硬核IP(Intellectual Property)模塊的高級結(jié)構(gòu)框圖，內(nèi)部包含2 kB的重試緩存和4 kB的接收緩存。本次PCI—E總線接口采用PCI—E硬核的x1通道、端點(diǎn)配置模式和DMA讀寫方式，DAM讀寫方式不需要主機(jī)中的CPU參與，使PCI—E總線接口可以直接和主機(jī)中的內(nèi)存進(jìn)行數(shù)據(jù)交互，適合大批量的數(shù)據(jù)傳輸。DMA讀寫方式通過Altera公司提供的SOPCBuilder工具中的DMA控制器實(shí)現(xiàn)，并且通過該工具實(shí)現(xiàn)PCI—E硬核、高速收發(fā)器和DMA控制器的級聯(lián)組成PCI—E總線接口。

主機(jī)向PCI—E總線接口發(fā)送數(shù)據(jù)的過程：(1)主機(jī)向加密卡發(fā)送數(shù)據(jù)時(shí)，首先將其內(nèi)存起始地址、硬件存儲器地址、數(shù)據(jù)長度等信息寫入PCI—E總線接口的寄存器中。(2)PCI—E總線接口檢測到寄存器中的信息后，向主機(jī)發(fā)送讀請求。(3)主機(jī)接收到這些讀請求后，將數(shù)據(jù)從內(nèi)存中取出，組包后發(fā)送給FPGA。(4)PCI—E總線接口將接收到的數(shù)據(jù)包轉(zhuǎn)換成自定義的數(shù)據(jù)格式，存儲到數(shù)據(jù)緩存中。(5)當(dāng)主機(jī)將待發(fā)送的數(shù)據(jù)發(fā)送完畢后，給PCI—E總線接口發(fā)送一個(gè)中斷信號，告知此次數(shù)據(jù)傳輸完成，至此完成主機(jī)向PCI—E總線接口發(fā)送數(shù)據(jù)的操作。