基于FPGA的DisplayPort設(shè)計與實現(xiàn)

數(shù)家業(yè)界主要的平板電視及顯示技術(shù)公司紛紛宣布推出高清 3D 電視和令人驚艷的4K x 2K LCD 顯示器，從而可將用戶家中、車內(nèi)或移動設(shè)備上的電視、顯示器以及其他電子設(shè)備之間需要交換的數(shù)據(jù)量顯著提升至前所未有的水平。在這些最新的電視上，體育迷們可以歡欣鼓舞地體驗到眾多優(yōu)異性能，如 176 度的超廣視界、1,200:1 的超高對比度以及 450尼特的亮度——足以使最陰暗的洞穴通透明亮。

不過， 對于開發(fā)這些電視或連接至這些電視的電子產(chǎn)品的設(shè)計工程師來說，所有這些最新特性都意味著需要非常高的帶寬。例如，一部具備 800 萬像素的四聲道 4Kx2K 高清電視(可為家庭提供數(shù)字影院效果)需要的帶寬是當前頂級電視和顯示器在理想工作狀態(tài)下所需帶寬的四倍，這意味著在機頂盒與高清電視之間存在巨大的數(shù)據(jù)吞吐量。

這種對更高帶寬的需求并不單單來自消費產(chǎn)品市場，為了滿足 MRI 和 CT掃描、命令與控制、菊花鏈顯示、電子公告牌與 DNA 3D渲染、航空器、天氣以及人體構(gòu)造等眾多應(yīng)用領(lǐng)域的顯示需要，廣播設(shè)備、數(shù)字顯示、科研以及醫(yī)療市場也在不斷加大對帶寬的要求。

為了在控制成本的同時還能有助于滿足這種帶寬需求，視頻電子標準協(xié)會 (Video Electronics Standards Association) 于 2007 年向市場推出了DisplayPort，并隨后積極與合作伙伴展開合作，對 DisplayPort 進行優(yōu)化。如今，VESA DisplayPort 1.1a 已能夠在單根線纜內(nèi)支持多達 4 個通道且每通道最高 2.7Gbps 的數(shù)據(jù)率，而 DisplayPort1.2 又將支持的數(shù)據(jù)數(shù)率翻了一番，達到5.4Gbps(足以在單顯示器應(yīng)用中支持3,840 x 2,400 像素 (60Hz)，或 4 臺顯示器應(yīng)用中的 1,920x1,200 像素，或 2,560x 1,600 像素的 3D 顯示 (120Hz))。DisplayPort 可同時支持兩種嵌入式顯示，如筆記本電腦的顯示器，以及視頻“源端”設(shè)備(機頂盒、DVD 播放機、PC 圖形卡以及筆記本電腦)和獨立顯示設(shè)備(HDMI 與 DisplayPort 標準文檔中所稱的“宿端”設(shè)備)之間的盒至盒連接 (box-to-box connection)。

圖1 TED Spartan-6 FPGA 消費類視頻套件

一些芯片制造商已針對上述應(yīng)用推出了現(xiàn)成的標準發(fā)送器和接收機，而賽靈思推出了名為 Xilinx LogiCORETM DisplayPort v1.1(v1.2 將在 IDS 12.1中配套提供) 的靈活可編程 VESA DisplayPort v.1.1a 解決方案。該 IP 可隨時提供給賽靈思的客戶，但在用戶展開設(shè)計之前，建議先了解與該標準的部分關(guān)鍵功能有關(guān)的其它背景信息，如Policy Maker，以及如何使用我們即將推出的 XAPP“使用 MicroBlazeTM 嵌入式系統(tǒng)實施 DisplayPort Source PolicyMaker 控制系統(tǒng)參考設(shè)計”在東京電子設(shè)備 (TED) 提供的 Spartan-6 消費類視頻套件上完成實施工作。

Policy Maker — 關(guān)鍵性差異

對于顯示市場來說，DisplayPort協(xié)議標志著連接技術(shù)的重大變革。這次轉(zhuǎn)型的意義不亞于在 Intel 主導(dǎo)的 PC 市場上從并行 PCI 總線升級至串行 PCI Express。在顯示市場上，VESA 通過DisplayPort 引領(lǐng)著從 VGA、DVI 以及HDMI 等協(xié)議成功升級至高速串行收發(fā)器、基于包的層架構(gòu)協(xié)議。與并行協(xié)議不同，串行分組協(xié)議在實現(xiàn)和維持連接或鏈路方面要多一層復(fù)雜性。在 VESA DisplayPort 1.1a 規(guī)范中，控制功能被劃分為 Link Policy Maker 和 Stream Policy Maker。Link Policy Maker 可管理鏈路，并負責保持鏈路同步。其任務(wù)包括發(fā)現(xiàn)鏈路、對鏈路進行初始化和維護。Stream Policy Maker 可管理傳輸初始化，并通過底層硬件對行動序列施加控制來維護同步流。

Policy Maker 的上述要素需根據(jù)特定的實施來決定，而且可在操作系統(tǒng)、軟件驅(qū)動程序、固件或者 FPGA 邏輯中進行配置。為簡化使用，許多商用DisplayPort IC 將 Link 和 Stream PolicyMaker 對設(shè)計人員隱藏。如果用戶的顯示要求恰與套裝的 DisplayPort ASSP相匹配，則其價格和易用性確實無可爭辯。但是，想要讓產(chǎn)品在競爭中脫穎而出的設(shè)計人員則傾向于采用 FPGA。

圖2 DisplayPort Source Policy Maker Controller System Reference Design 與 LogiCORE 源端高層結(jié)構(gòu)圖

Source Policy Maker參考設(shè)計

DisplayPort Source Policy Maker控制系統(tǒng)參考設(shè)計采用MicroBlaze嵌入式系統(tǒng)來實施與商用套裝 DisplayPort 芯片類似的功能，且具備可進行源代碼定制的額外優(yōu)勢。通過使用 Source Policy Maker Controller System Reference Design 的應(yīng)用手冊，用戶不必對 Policy Maker 進行詳細了解即可順利啟動設(shè)計工作，僅需簡單地將范例設(shè)計連接起來。

除了上述源代碼設(shè)計之外，DisplayPort 的傳輸 (Tx) 或源端內(nèi)核也配套提供了用于實現(xiàn)有限狀態(tài)機 (FSM)控制器的額外范例設(shè)計。

DisplayPort Tx FSM 控制器范例設(shè)計(其頂級文件名為 dport_tx_fsm_cntrl)配套提供　DisplayPort LogiCORE 源端設(shè)計范例。該款簡單的概念驗證設(shè)計內(nèi)含基于 RTL 的有限狀態(tài)機，以實施可演示正確啟動流程的簡單Policy Maker。與其他范例設(shè)計相比，dport_tx_fsm_cntrl 設(shè)計范例的優(yōu)勢在于可以顯著縮短仿真時間。

Source Policy Maker 控制系統(tǒng)參考設(shè)計采用擬將于 5 月下旬推出的MicroBlaze 嵌入式系統(tǒng) XAPP，其頂級ISE 項目名稱為“dport_source_ref_design.xise”(您可以通過訪問 http://www.xilinx.com/products/ipcenter/EF-DI-DISPLAYPORT.htm 快速查找到)。該設(shè)計使用戶能夠根據(jù)自己的需要對 Source Policy Maker Controller的源代碼進行修改。此外，其還能夠與 DisplayPort LogicCORE v1.2 (IDS12.1) 版和 Spartan-6 TED 消費類視頻套件協(xié)同運行。

上述兩種范例設(shè)計都包含了可實現(xiàn)內(nèi)核設(shè)置及鏈路和流維護的基本流程。請注意，TED Spartan-6 消費類視頻套件沒有提供 DisplayPort 線纜。

功能概述

源端、宿端/ 視頻規(guī)范都會采用 Policy Maker，但在 DisplayPortLogiCORE 中，賽靈思對它們進行了差別實施。與源(發(fā)送)端的 Policy Maker 功能相比， 宿( 接收) 端的Policy Maker 功能要簡單得多。賽靈思LogiCORE 在 LogiCORE 內(nèi)實施了大部分宿端 Policy Maker 功能?；?RTL的宿端控制器可提供剩余部分的功能。由于源端 Policy Maker 的功能復(fù)雜得多，因而可采用源代碼參考設(shè)計的方式提供。

讓我們來深入了解源端Policy Maker，其使設(shè)計人員能夠最大限度地提高功能靈活性與實施靈活性。頂級范例設(shè)計包含內(nèi)核的兩個高級組件示例：XAPP 使用 MicroBlaze 嵌入式系統(tǒng)實施 DisplayPort Source Policy Maker 控制系統(tǒng)參考設(shè)計;以及 DisplayPort 內(nèi)核源端(發(fā)送)設(shè)計。賽靈思將內(nèi)核的實施分成原子鏈路功能，分別稱為主鏈路 (Main Link)、二級通道 (Secondary Channel) 以及 AUX 通道協(xié)議。主鏈路可實現(xiàn)主視頻流的交付。二級通道可在消隱期內(nèi)將音頻信息的交付集成到主鏈路中。賽靈思將在未來發(fā)布的內(nèi)核中提供二級通道。同時，AUX 通道可為宿端通信通道建立專用源端(參見圖 2)。

賽靈思為用戶數(shù)據(jù)接口新增了線路緩存器，使用戶能夠在 FPGA(參見圖 2、3 和 4)中便捷實施范例設(shè)計。圖 3 中宿端的 Policy Maker 與 Device Controller 都是 CORE GeneratorTM 所提供宿端設(shè)計范例的組成部分。