基于CPLD和LVPECL門電路的脈寬可調(diào)窄脈沖信號發(fā)生

(1)時鐘分配及電平轉(zhuǎn)換電路

時鐘分配及電平轉(zhuǎn)換電路如圖4所示。由于CPLD控制電路產(chǎn)生的10 MHz方波時鐘信號是LVCMOS電平，本脈沖電路采用LVPECL電平，因此需先將LVCMOS電平轉(zhuǎn)換為LVPECL電平，又由于本電路有兩路信號，因此需進行時鐘分配得到兩路時鐘。Maxim公司的MAX9323的主要功能和特性為低偏移、低抖動，2個LVCMOS輸入時鐘信號中的1個被分配到4個差分LVPECL輸出。1個單邏輯控制信號CLK_SEL選擇2個輸入中的1個。器件工作在3.0 V~3.6 V范圍內(nèi)，如果采用3.3 V供電，則最多僅消耗25 mA的供電電流。此電路中，CLK_SEL被設置為接地，選擇CLK0時鐘信號輸入，CLK_EN被設置高電平使能4路差分LVPECL 輸出，本電路中只用到2路。根據(jù)LVPECL電平驅(qū)動要求，其輸出端應通過50 Ω上拉電阻拉到VCC-2 V，即拉到1.3 V。此外，為確保電源穩(wěn)定，采用多個電容旁路對電源去耦。

(2)可編程延時電路

可編程延時器是窄脈沖產(chǎn)生電路最為關(guān)鍵的芯片，ON Semiconductor公司的MC100EP195 10 bit可編程延時線，最小延時步進為10 ps，可產(chǎn)生10 ns范圍內(nèi)的可編程延時。它采用差分LVPECL輸入輸出，并且LEN具有鎖存D[9：0]10 bit編程數(shù)據(jù)的功能，同時D[10]、SETMIN、SETMAX、CASCADE、CASCADE可構(gòu)成級聯(lián)系統(tǒng)來擴展延時范圍。本電路中用到兩路信號，第1路兩片級聯(lián)，第1片的SETMIN、SETMAX分別與第2片的CASCADE、CASCADE相連，如圖5(a)所示。D[10]是級聯(lián)信號CASCADE的控制引腳，當D[10]為低電平時，CASCADE產(chǎn)生低電平，CASCADE產(chǎn)生高電平，使得片1的SETMIN高電平將產(chǎn)生最小延時，片2的延時由D[9：0]確定;當D[10]為高電平時，CASCADE產(chǎn)生高電平，CASCADE產(chǎn)生低電平，使得片1的SETMAX高電平將產(chǎn)生最大延時，片2的延時由D[9：0]確定，這樣可以將可編程延時范圍擴展到20 ns。但由于芯片本身有2.2 ns的固有傳輸時延，兩片級聯(lián)即有4.4 ns的固有傳輸時延。本脈沖發(fā)生器是將兩路時鐘信號進行比較，為了抵消第一路延時芯片的固有傳輸時延，另一路采用同樣型號的兩片芯片直接相連，并且將兩片延時芯片SETMIN都設置為高電平產(chǎn)生最小延時，如圖5(b)所示，這樣就能夠抵消芯片產(chǎn)生固有傳輸時延，使得兩路時鐘信號的延時差只受延時數(shù)據(jù)控制，能夠得到極窄脈沖。根據(jù)LVPECL電平驅(qū)動要求，其輸出端應通過50 ?贅上拉電阻拉到VCC-2V，即拉到1.3V。

(3)高速比較及與門電路

高速比較及與門電路主要由高速比較器、LVPECL與門和RC微分電路3部部分組成，如圖6所示。由于時鐘信號經(jīng)過一段傳輸距離后，信號的邊沿會產(chǎn)生惡化和畸變，為了保證時鐘信號邊沿的陡峭，高速比較器ADCMP567對經(jīng)過延時后的兩路時鐘信號進行整形，使得與門的輸出不會有干擾脈沖的出現(xiàn)。ADCMP567是雙通道高速比較器，具有比較模式和鎖存模式兩種工作模式。本電路中的兩個通道都使用比較模式，使得輸出信號能實時反映輸入信號比較的結(jié)果，這通過將LEA和LEB接高電平VCC(3.3 V)，將LEA和LEB接VCC-2.0 V(1.3 V)實現(xiàn)。將輸出的兩路LVPECL信號送入與門芯片進行“與”運算即可得到窄脈沖，不同的延時差能產(chǎn)生不同脈寬的窄脈沖。最后，通過RC微分電路就可以得到一階高斯窄脈沖。不同脈寬的脈沖信號經(jīng)過微分后得到的一階高斯窄脈沖的正脈沖部分和負脈沖部分在拐點處延時不同，會導致波形的不連續(xù)性和失真，這與RC微分電路充放電時間常數(shù)t有關(guān)，t應該滿足和脈沖寬度tw相當，這樣就能保證波形的連續(xù)性，減小失真。因此可以采用可調(diào)電容，以滿足不同脈寬的需要，得到波形良好的一階高斯脈沖。