基于FPGA的三線制同步串行通信控制器設(shè)計(jì)

摘 要： 為了簡化應(yīng)用系統(tǒng)中的三線制同步串行通信擴(kuò)展接口，減小系統(tǒng)體積，降低系統(tǒng)功耗，通過研究三線制同步串行通信的原理，利用FPGA，結(jié)合硬件描述語言VHDL，設(shè)計(jì)了三線制同步串行通信控制器功能框架結(jié)構(gòu)，介紹了各組成模塊的功能及工作過程，并對該控制器IP核的接口信號進(jìn)行了詳細(xì)描述與定義，最后在Xilinx ISE和ModelSim SE平臺下對該控制器IP核進(jìn)行了綜合和功能仿真。

同步串行通信在航天工程領(lǐng)域中有著廣泛的應(yīng)用，其中，三線制同步串行通信以其連線少、操作方便、通信速度快等特點(diǎn)，被成功應(yīng)用在與外圍串行設(shè)備的數(shù)據(jù)通信中。

目前大多數(shù)微控制器或微處理器都配置有同步串行通信接口，但含有三線制同步串行通信接口的微控制器或微處理器卻不多，因此在需要應(yīng)用三線制進(jìn)行通信的場合，就需要對系統(tǒng)進(jìn)行三線制同步串行通信接口的擴(kuò)展，利用FPGA[2]可以實(shí)現(xiàn)三線制同步串行通信。由于FPGA具有工作速度高、可配置性強(qiáng)、靈活性好等突出優(yōu)點(diǎn)，可以滿足高速同步串行通信。根據(jù)三線制同步串行通信機(jī)制，通過采用Xilinx公司的FPGA器件[3]設(shè)計(jì)并實(shí)現(xiàn)了三線制同步串行通信控制器的IP軟核。該控制器具有高速、易調(diào)試、配置靈活等優(yōu)點(diǎn)，有效利用了FPGA內(nèi)部硬件資源，減小了系統(tǒng)體積，縮短了系統(tǒng)開發(fā)周期。

1 三線制同步串行通信機(jī)制介紹

在計(jì)算機(jī)領(lǐng)域內(nèi)，有串行傳送和并行傳送兩種數(shù)據(jù)傳送方式。并行數(shù)據(jù)傳送中，數(shù)據(jù)在多條并行1 bit寬的傳輸線上同時由源端傳送到目的端，這種傳送方式也稱為比特并行或字節(jié)串行。串行數(shù)據(jù)傳送中，數(shù)據(jù)在單條1 bit寬的傳輸線上，逐位按順序分時傳送。

同步傳輸過程中，發(fā)送端和接收端必須使用共同的時鐘源才能保證它們之間的準(zhǔn)確同步。同步傳輸時，在幀同步脈沖信號觸發(fā)下，串行數(shù)據(jù)信息以連續(xù)的形式發(fā)送，每個時鐘周期發(fā)送1 bit數(shù)據(jù)。因此，同步傳輸時數(shù)據(jù)成批連續(xù)發(fā)送，信息字符間不留任何空隙，它嚴(yán)格按照約定的速率發(fā)送和接收。為達(dá)到接收和發(fā)送的準(zhǔn)確同步，通常在發(fā)送端利用編碼器把要發(fā)送的數(shù)據(jù)和發(fā)送時鐘組合在一起，通過傳輸線發(fā)送到接收端，在接收端再用解碼器從數(shù)據(jù)流中分離出接收時鐘。常用的編碼解碼器有曼徹斯*和NRZ-L碼。

三線制同步串行通信采用的碼型為NRZ-L碼，其時序邏輯關(guān)系如圖1所示。

圖1三線制同步串行通信邏輯關(guān)系圖

三線制同步信號包括：幀同步信號、時鐘信號和串行數(shù)據(jù)，通常采用中斷方式接收。串行數(shù)據(jù)接收或發(fā)送時，首先幀同步信號先觸發(fā)一個瞬時脈沖，之后保持低電平有效，數(shù)據(jù)在時鐘信號的上升沿保持穩(wěn)定，并開始采樣，每個時鐘周期接收或者發(fā)送一位串行數(shù)據(jù)，直至數(shù)據(jù)接收或者發(fā)送完畢，系統(tǒng)再轉(zhuǎn)而處理其他相關(guān)操作。在數(shù)據(jù)發(fā)送或接收的整個過程中，幀同步信號一直處于低電平不變。

2 三線制同步串行通信控制器IP核設(shè)計(jì)

本設(shè)計(jì)最終目標(biāo)是用硬件描述語言VHDL[4]構(gòu)建一個三線制同步串行通信控制器，也就是建立一個基于FPGA實(shí)現(xiàn)的、可復(fù)用的IP核[5]。同時，可以將設(shè)計(jì)好的IP核保存，作為一個子模塊應(yīng)用于其他需要此模塊的系統(tǒng)中，從而減輕大型設(shè)計(jì)的工作量，縮短開發(fā)周期。