基于FPGA的數(shù)字穩(wěn)定校正單元的實(shí)現(xiàn)

摘要：為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理，基于數(shù)字穩(wěn)定校正(DSU)的原理，采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語(yǔ)言，設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明基于FPGA的DSU方法可以提高程序的執(zhí)行效率和系統(tǒng)的實(shí)時(shí)性，可實(shí)現(xiàn)非相參雷達(dá)的相參化功能。
關(guān)鍵詞：雷達(dá)；數(shù)字穩(wěn)定校正單元；相參；FPGA

雷達(dá)從體制上可以分為相參雷達(dá)和非相參雷達(dá)，由于磁控管發(fā)射機(jī)的起始相位不固定、存在幅度抖動(dòng)和頻率漂移，對(duì)接收回波無法做相參積累，所以采用磁控管發(fā)射機(jī)的雷達(dá)屬于非相參雷達(dá)。而現(xiàn)代信號(hào)處理中相參積累可以獲得更大的增益和更多的功能，例如成像或動(dòng)目標(biāo)檢測(cè)都需要發(fā)射和接收信號(hào)具有相參性。因此對(duì)原有非相參雷達(dá)進(jìn)行相參改進(jìn)成為提高雷達(dá)性能的關(guān)鍵。
非相參雷達(dá)相參化主要是在信號(hào)處理部分來實(shí)現(xiàn)，這樣既可以節(jié)約成本又便于改造實(shí)現(xiàn)。而信號(hào)處理的核心就是數(shù)字穩(wěn)定校正(DSU)，DSU的主要作用就是消除發(fā)射信號(hào)的相位抖動(dòng)，使接收信號(hào)具有相參性。
在數(shù)字技術(shù)飛速發(fā)展的今天，信號(hào)處理的硬件實(shí)現(xiàn)主要有FPGA和DSP等來實(shí)現(xiàn)。大規(guī)?？删幊踢壿嬈骷﨔PGA在處理速度和集成度等方面發(fā)展很快，用戶可自定義邏輯功能、可重復(fù)編程，同時(shí)FPGA還具有成本低、使用靈活方便等優(yōu)點(diǎn)，在雷達(dá)信號(hào)處理硬件實(shí)現(xiàn)中得到廣泛的應(yīng)用。由于雷達(dá)信號(hào)處理數(shù)據(jù)量大、實(shí)時(shí)性強(qiáng)、動(dòng)態(tài)范圍大和數(shù)據(jù)精度高，結(jié)合片內(nèi)存儲(chǔ)能力本文選用ALTERA公司的StratixⅡ系列芯片。

1 數(shù)字穩(wěn)定校正單元的工作原理
數(shù)字穩(wěn)定校正單元(DSU)的主要作用是實(shí)現(xiàn)接收信號(hào)的相參處理，DSU是利用發(fā)射信號(hào)對(duì)接收的回波信號(hào)進(jìn)行匹配來獲得相參性。DSU工作的原理框圖如圖1所示。

假設(shè)這里只考慮脈沖間的幅相不一致，可得發(fā)射信號(hào)和接收信號(hào)的基帶形式可以表示為

式中：t為快時(shí)間表示，tn表示第n個(gè)發(fā)射或接收脈沖；A(tn)為第n個(gè)發(fā)射脈沖隨機(jī)振幅；φ(tn)為第n個(gè)發(fā)射脈沖隨機(jī)相位函數(shù)；σ為包含傳播衰減和目標(biāo)散射的系數(shù)；rect(t／Tp)為發(fā)射脈沖矩形包絡(luò)函數(shù)；Tp為脈沖寬度；△ω為雷達(dá)發(fā)射機(jī)自頻調(diào)系統(tǒng)靜差；τ為接收目標(biāo)回波的延時(shí)。
將式(1)和(2)作相關(guān)處理后，可得：

可見DSU利用A／D對(duì)發(fā)射脈沖樣本進(jìn)行取樣，然后用該取樣值和回波信號(hào)進(jìn)行相關(guān)或卷積來實(shí)現(xiàn)相位校正，達(dá)到消除隨機(jī)初相的目的。經(jīng)后續(xù)能量歸一可以消除幅度不穩(wěn)定造成的影響。所以經(jīng)過DSU處理，可以消除或減小磁控管產(chǎn)生的發(fā)射脈沖幅相不穩(wěn)定性。

2 基于FPGA的DSU實(shí)現(xiàn)
由于本雷達(dá)信號(hào)處理數(shù)據(jù)量大、實(shí)時(shí)性強(qiáng)、動(dòng)態(tài)范圍大和數(shù)據(jù)精度高，結(jié)合片內(nèi)乘法器和存儲(chǔ)能力本文選一片ALTERA公司的StratixⅡ系列EP2S90 FPGA芯片。StratixⅡ系列的EP2S90器件具有152個(gè)接收機(jī)和156個(gè)發(fā)送機(jī)通道、支持1Gbps的高速差分I／O信號(hào)、具有LVDS、LVPECL和Hyper Transport標(biāo)準(zhǔn)接口、具有9Mbit的RAM存儲(chǔ)器、允許設(shè)計(jì)者將外掛SRAM和DRAM大容量存儲(chǔ)器件。
整個(gè)處理流程如下：發(fā)射脈沖信號(hào)在進(jìn)入信號(hào)處理模塊后，首先進(jìn)行A／D采樣，對(duì)采樣后的數(shù)據(jù)進(jìn)行正交分解形成I、O兩路信號(hào)，這里發(fā)射脈沖內(nèi)采樣為16個(gè)數(shù)據(jù)，發(fā)射脈沖數(shù)據(jù)在發(fā)射樣本采樣門的控制下分I、Q兩路存儲(chǔ)到發(fā)射脈沖存儲(chǔ)區(qū)，作為DSU相關(guān)的權(quán)函數(shù)使用，記為fI和fQ；接收回波信號(hào)在A／D采樣后，經(jīng)過正交分解形成數(shù)據(jù)流rI和rQ，然后對(duì)接收數(shù)據(jù)進(jìn)行相關(guān)操作，即回波數(shù)據(jù)以流水方式通過相關(guān)器與發(fā)射樣本數(shù)據(jù)逐點(diǎn)進(jìn)行乘加處理。
本論文涉及的內(nèi)容是從發(fā)射脈沖信號(hào)和接收數(shù)據(jù)正交變換后的處理過程，即實(shí)現(xiàn)接收數(shù)據(jù)和發(fā)射脈沖樣本進(jìn)行相關(guān)的操作。DSU處理的計(jì)算公式如下：

這里采取在FPGA內(nèi)完成相關(guān)運(yùn)算，而對(duì)幅度的歸一化可采用浮點(diǎn)運(yùn)算能力較強(qiáng)的DSP器件完成。因?yàn)樵贔PGA內(nèi)實(shí)現(xiàn)除法運(yùn)算一般采用查表法和，查表法缺點(diǎn)是需要預(yù)先存儲(chǔ)所有可能值的倒數(shù)，然后根據(jù)計(jì)算出的能量查找相應(yīng)倒數(shù)，取出表中存儲(chǔ)的倒數(shù)值再做乘法最終實(shí)現(xiàn)除法功能?？梢娫貴PGA中實(shí)現(xiàn)除法(尤其是系數(shù)不固定)比較復(fù)雜。而在DSP內(nèi)部實(shí)現(xiàn)除法運(yùn)算比在FPGA內(nèi)部實(shí)現(xiàn)要更加簡(jiǎn)單，而且DSP運(yùn)算基于浮點(diǎn)操作，精度更高。而DSP芯片內(nèi)的除法可以由乘以相應(yīng)的倒數(shù)得到。能量的倒數(shù)通過一次求均方根倒數(shù)和一次乘法實(shí)現(xiàn)，運(yùn)算量很小。所以能量歸一化運(yùn)算本文選擇在DSP內(nèi)部完成，實(shí)現(xiàn)更簡(jiǎn)單、精度更高。

經(jīng)過FPGA中的DSU和DSP中的能量歸一，接收信號(hào)數(shù)據(jù)已經(jīng)消除了發(fā)射信號(hào)的初相抖動(dòng)和發(fā)射幅度不穩(wěn)定的影響，形成了相參的信號(hào)?；贔PGA的DSU實(shí)現(xiàn)框圖如圖2所示，主要包括3個(gè)模塊，模塊1完成發(fā)射樣本形成濾波器系數(shù)和接收數(shù)據(jù)時(shí)序控制；模塊2完成對(duì)相關(guān)后數(shù)據(jù)的多路選擇功能，形成相關(guān)后數(shù)據(jù)流；模塊3完成接收數(shù)據(jù)和發(fā)射脈沖樣本進(jìn)行相關(guān)操作，由于每個(gè)接收數(shù)據(jù)要進(jìn)行16次的乘法運(yùn)算，所以我們同時(shí)形成16個(gè)乘加模塊進(jìn)行運(yùn)算。

3 接收機(jī)仿真結(jié)果
本系統(tǒng)仿真設(shè)計(jì)是在Quartus II 7．2(32-Bit)環(huán)境下進(jìn)行的，編程代碼采用VHDL語(yǔ)言進(jìn)行編寫，硬件芯片平臺(tái)選擇ALTERA公司的Strat ixⅡ系列EP2S90 FPGA芯片。
系統(tǒng)設(shè)計(jì)端口定義如下：
ad_clk：數(shù)據(jù)AD采樣時(shí)鐘
RST：系統(tǒng)復(fù)位信號(hào)
ad_din[31．．0]：數(shù)據(jù)輸入端口，發(fā)射數(shù)據(jù)和接收數(shù)據(jù)復(fù)用
acq_en1：對(duì)發(fā)射數(shù)據(jù)采集使能信號(hào)
acq_en2：對(duì)接收數(shù)據(jù)采集使能信號(hào)
fifo_wr_clk：DSU相參處理后輸出數(shù)據(jù)時(shí)鐘
fifo_wr_en：DSU相參處理后輸出數(shù)據(jù)使能
fifo_data[31..0]：DSU相參處理后輸出數(shù)據(jù)端口，高16位為I、低16位為Q

仿真中取兩組發(fā)射和接收數(shù)據(jù)分別進(jìn)行DSU處理，仿真結(jié)果如圖3、4所示，從fifo_datai和fifo_dataiQ(即fifo_data[3操1．．0])可以看出，兩組初相不同的數(shù)據(jù)經(jīng)過DSU處理后得到了基本一致的結(jié)果，即去掉了發(fā)射信號(hào)的相位抖動(dòng)。比較圖3和圖4的fifo_datai和fifo_dat aiQ可以發(fā)現(xiàn)兩者并不完全一樣，這時(shí)由于FPGA編程為定點(diǎn)數(shù)作造成的。

4 結(jié)論
該方法基于StratixⅡ系列的EP2S90 FPGA芯片實(shí)現(xiàn)了數(shù)字穩(wěn)定校正功能，消除了發(fā)射信號(hào)的相位隨機(jī)，使接收信號(hào)具有相參性。仿真結(jié)果表明了本文所述基于FPGA的DSU實(shí)現(xiàn)方法有效，另外該算法已經(jīng)實(shí)際用于某非相參雷達(dá)改造上，并進(jìn)行了外場(chǎng)實(shí)驗(yàn)，取得了良好的實(shí)測(cè)效果。