LVDS信號(hào)的PCB設(shè)計(jì)和仿真分析

摘要 在傳統(tǒng)并行同步數(shù)字信號(hào)的數(shù)位和速率將要達(dá)到極限的情況下，開(kāi)始轉(zhuǎn)向從高速串行信號(hào)尋找出路，其中以低壓差分信號(hào)(LVDS)應(yīng)用最廣泛。文中以基于FPGA設(shè)計(jì)的高速信號(hào)下載器為例，從LVDS的PCB設(shè)計(jì)，約束設(shè)置和信號(hào)完整性仿真等多方面研究LVDS信號(hào)的實(shí)現(xiàn)。
關(guān)鍵詞 LVDS；PCB設(shè)計(jì)；信號(hào)完整性

LVDS(Low—Voltage Diffential Signaling)是一種低壓差分信號(hào)，具有傳輸電壓低、抗干擾能力強(qiáng)、時(shí)序定位準(zhǔn)確等優(yōu)點(diǎn)，適合高速信號(hào)的傳輸，在航天，軍工等領(lǐng)域有廣泛的應(yīng)用。LVDS同時(shí)也是一種高速數(shù)字信號(hào)，因此在PCB(Prined Circuit Board)設(shè)計(jì)中要更多的考慮反射、過(guò)沖、串?dāng)_等信號(hào)完整性問(wèn)題。針對(duì)以上的問(wèn)題，只要在進(jìn)行互連時(shí)加以考慮，就可滿足高速信號(hào)傳輸?shù)囊蟆?br />
1 LVDS信號(hào)約束設(shè)置
1．1 PCB板的疊層設(shè)置
根據(jù)TI參考手冊(cè)，通常的疊層結(jié)構(gòu)為L(zhǎng)VDS信號(hào)層、電源層、地層和TTL信號(hào)層共4層，如圖1所示。

但在實(shí)際設(shè)計(jì)中，由于疊層設(shè)計(jì)不可能單獨(dú)列出多層，對(duì)于TTL和LVDS信號(hào)的地層也不需要進(jìn)行分割，這樣反而會(huì)破壞地層的完整性，因此在保證有完整地的情況下，可以對(duì)其他地層TTL和LVDS信號(hào)進(jìn)行分割?？傊?，在保證地層完整的情況下，讓LVDS信號(hào)和TTL信號(hào)盡量分離，最好是在不同的層進(jìn)行布線。在文中PCB板的設(shè)計(jì)中，使用6層疊層結(jié)構(gòu)：
TOP-GND1-INNER-POWER-GND2-BOTTOM，其中TOP和BOTTOM層走LVDS信號(hào)，INNER和GND2走LVTTL信號(hào)，這樣既保持了信號(hào)的分層，也保持了完整的信號(hào)回流路徑。
1．2 LVDS信號(hào)的阻抗控制
差分阻抗的不匹配會(huì)產(chǎn)生反射，有10％的阻抗不匹配就會(huì)產(chǎn)生5％的反射，所以要根據(jù)不同情況進(jìn)行不同的匹配控制。LVDS信號(hào)的差分特性阻抗為100 Ω，對(duì)于LVDS信號(hào)發(fā)射端，采用差分對(duì)各自串聯(lián)精度為1％的50 Ω的電阻進(jìn)行匹配，在1 vds信號(hào)的接收端，采用并聯(lián)一個(gè)精度為1％的100 Ω的電阻進(jìn)行匹配，這樣既保持了信號(hào)傳輸?shù)墓β室?，又滿足了阻抗控制的要求。在PCB疊層設(shè)置時(shí)，要注意疊層結(jié)構(gòu)對(duì)于特性阻抗的影響。
1．3 差分信號(hào)對(duì)的處理
由于差分對(duì)相比于單端，需要兩倍的信號(hào)線，所以設(shè)計(jì)的復(fù)雜程度也相對(duì)提高了，同時(shí)差分對(duì)具有導(dǎo)致EMI的潛在內(nèi)因，容易耦合進(jìn)共模干擾，導(dǎo)致輸出EMI問(wèn)題和相互之間的串?dāng)_問(wèn)題。
針對(duì)在PCB板中可能存在的EMI、串?dāng)_、地彈等問(wèn)題，采用不同的處理方式進(jìn)行消除。
1．3．1 EMI(電磁干擾)
采用LVDS信號(hào)與其他信號(hào)進(jìn)行分層布線，同時(shí)對(duì)于LVDS信號(hào)使用25mil(1 mil=0．025 4 mm)地線包圍，并且每隔一段距離用打孔接到“GND”層。并要求LVDS信號(hào)線盡量短一些。在PCB周圍要用地覆蓋，以保證信號(hào)不被輻射干擾。