基于FPGA的高速AD轉(zhuǎn)換

1．2 FPGA簡介
FPGA(現(xiàn)場可編程門陣列)作為可編程邏輯器件，是在PAL等邏輯器件的基礎上發(fā)展而來，其規(guī)模比較大，可以代替幾百塊通用IC芯片。它的結(jié)構主要由3部分組成：一個二維的邏輯塊陣列，構成了其邏輯組成核心；輸入／輸出塊；連接邏輯塊的互連資源。隨著超大規(guī)模集成電路工藝的不斷提高，FPGA的規(guī)模也越來越大，它的單片邏輯門數(shù)已可達上百萬門，功能也不斷增強。用戶可以在其基礎上簡單快捷的完成設計。本設計采用芯片EP2C35F672C6。
使用FPGA設計數(shù)字系統(tǒng)電路主要有如下特點：
1)設計靈活FPGA是由存放在片內(nèi)RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。
2)集成度高 一片F(xiàn)PGA可代替幾片、幾十片乃至上百片中小規(guī)模的數(shù)字集成電路芯片。
3)工作速度快FPGA的設計思想是并行的設計思想，而不是順序執(zhí)行的軟件思想，這樣在設計上就大大提高了系統(tǒng)的工作速度。
4)降低成本 隨著FPGA的工藝發(fā)展，F(xiàn)PGA已經(jīng)克服自身價位高的缺點，具有較高的性價比。

2 系統(tǒng)軟件設計
FPGA的基本控制時序圖如圖3所示。FS位為數(shù)據(jù)幀格式調(diào)節(jié)，其為高時為SPI模式，置低時為DSP模式，此設計用于SPI，將FS置高。CS下降沿觸發(fā)ADS7890發(fā)送數(shù)據(jù)，在SCLK上升沿發(fā)送一位數(shù)據(jù)，14個脈沖對應AD轉(zhuǎn)換的14位結(jié)果，之后用1、2個SCLK周期作為延時，以保證AD結(jié)果正確性。設置一位BUSY作為忙標志，置高后不接受數(shù)據(jù)。設置一復位位RESRT。SDO為數(shù)據(jù)傳輸位。