一種基于FPGA的UART 電路實(shí)現(xiàn)

1 引 言

　　UART 即通用異步收發(fā)器，他廣泛使用串行數(shù)據(jù)傳輸協(xié)議。UART 功能包括微處理器接口、用于數(shù)據(jù)傳輸?shù)木彌_器（Buffer）、幀產(chǎn)生、奇偶校驗(yàn)、并串轉(zhuǎn)換，用于數(shù)據(jù)接收的緩沖器、幀產(chǎn)生、奇偶校驗(yàn)、串并轉(zhuǎn)換等。UART的特點(diǎn)是一個(gè)字符接一個(gè)字符傳輸，并且傳送一個(gè)字符總是以起始位開始，以停止位結(jié)束，字符之間沒有固定的時(shí)間間隔要求。每一個(gè)字符的前面都有一位起始位（低電平，邏輯值0） ， 字符本身由5~ 8 位數(shù)據(jù)位組成，接著字符后面是一位校驗(yàn)位，最后是停止位（1 位，或1 位半，或2位） ， 停止位后面是不定長(zhǎng)度的空閑位。停止位和空閑位都規(guī)定高電平（邏輯值1） ， 這樣可以保證起始位開始處有一個(gè)下降沿。在一般的使用中往往不需要使用完整的UART功能，比如對(duì)于多串口的設(shè)備或需要加密通訊的場(chǎng)合使用UART 就不是最合適的。如果設(shè)計(jì)上用到FPGA ？CPLD器件，那么就可以將所需要的UART 功能集成到FPGA內(nèi)部，從而使整個(gè)設(shè)計(jì)更加緊湊、穩(wěn)定、可靠。分析UART的結(jié)構(gòu)，UART 主要由數(shù)據(jù)總線接口、控制邏輯和狀態(tài)接口、波特率發(fā)生器、發(fā)送和接收等部分組成。在本設(shè)計(jì)中，固定數(shù)據(jù)幀格式為： 開始位（1 b 低電平）、8 位數(shù)據(jù)位、偶校驗(yàn)、停止位（1 b 高電平） ， 波特率可調(diào)。

　　2 波特率發(fā)生模塊

　　設(shè)計(jì)的UART 的接收和發(fā)送按照相同的波特率進(jìn)行，波特率可以通過接口模塊的總線接口進(jìn)行設(shè)置。

　　UART 收發(fā)的每一個(gè)數(shù)據(jù)寬度都是波特率發(fā)生器輸出的時(shí)鐘周期的16 倍，即假定當(dāng)前按照9 600 b？s 進(jìn)行收發(fā)，那么波特率發(fā)生器的輸出時(shí)鐘頻率應(yīng)該為9 600×16 Hz.

　　假定提供的外部時(shí)鐘為116MHz， 可以很簡(jiǎn)單地通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器，然后用計(jì)數(shù)器的方式生成所需要的各種波特率，即分頻器。計(jì)算公式為： 1 600 000？（16×所期望的波特率） - 1， 如果希望輸出10 000 Hz 的波特率，可以得出從總線寫入的數(shù)值為1 600 000？（16×10 000） - 1= 9 （09H）。

　　3 發(fā)送模塊

　　根據(jù)UART 協(xié)議的描述，發(fā)送邏輯流程如圖1 所示。

　　發(fā)送數(shù)據(jù)由接口模塊控制，接口模塊給出w rn 信號(hào)，發(fā)送器根據(jù)此信號(hào)將并行數(shù)據(jù)鎖存，并通過發(fā)送保持寄存器和發(fā)送移位寄存器發(fā)送并行數(shù)據(jù)。由計(jì)數(shù)器no_ bs_sent 控制狀態(tài)的轉(zhuǎn)移，即數(shù)據(jù)的發(fā)送，計(jì)數(shù)值為1 時(shí)，數(shù)據(jù)從發(fā)送保持寄存器傳送到發(fā)送移位寄存器，計(jì)數(shù)值為2時(shí)，發(fā)送開始位（1 b 低電平） ， 計(jì)數(shù)值為3~ 10， 發(fā)送8 位數(shù)據(jù)，計(jì)數(shù)器為11， 發(fā)送校驗(yàn)位，計(jì)數(shù)值為12， 發(fā)送1 位停止位，計(jì)數(shù)器隨后清零。發(fā)送時(shí)鐘是根據(jù)數(shù)據(jù)傳輸?shù)牟ㄌ芈十a(chǎn)生的，16 倍于波特率發(fā)生器產(chǎn)生的時(shí)鐘。

　　圖1 發(fā)送邏輯的流程

　　發(fā)送模塊信號(hào)：

　　rst （輸入） ： 復(fù)位端口， 低電平有效；

　　w rn （輸入） ： 寫控制信號(hào)；

　　din ［ 0： 7 ］ （輸入） ： 并行數(shù)據(jù)輸入信號(hào)；

　　clk16x （輸入） ： 外部時(shí)鐘信號(hào)；

　　tbre （輸出） ： 發(fā)送保持寄存器空信號(hào)， 高電平有效；

　　t sre （輸出） ： 發(fā)送移位寄存器空信號(hào)， 高電平有效；

　　sdo （輸出） ： 串行數(shù)據(jù)輸出信號(hào)。

　　用VHDL 語(yǔ)言編寫代碼，使用Xinlinx 的ISE511 進(jìn)行邏輯綜合，運(yùn)用Modelsim 7.2 做時(shí)序仿真，其結(jié)果如圖2所示。

　　圖2 發(fā)送模塊時(shí)序仿真波形圖

　4 接收模塊

　　根據(jù)UART 的協(xié)議描述，可以畫出如圖3 所示的接收邏輯流程圖。接收邏輯首先通過檢測(cè)輸入數(shù)據(jù)的下降沿來(lái)檢查起始位，然后產(chǎn)生接收時(shí)鐘，利用接收時(shí)鐘來(lái)采樣串行輸入數(shù)據(jù)，在緩沖器中作移位操作，同時(shí)產(chǎn)生校驗(yàn)位，在第9 位處比較校驗(yàn)位是否正確，在第10 位處比較停止位是否為高，在校驗(yàn)位錯(cuò)誤或停止位錯(cuò)誤的情況下產(chǎn)生錯(cuò)誤指示信號(hào)。接收時(shí)鐘是根據(jù)數(shù)據(jù)傳輸?shù)牟ㄌ芈十a(chǎn)生的，16 倍于波特率發(fā)生器產(chǎn)生的時(shí)鐘。

　　接收模塊信號(hào)：

　　rst （輸入） ： 復(fù)位信號(hào)；

　　clk16x （輸入） ： 輸入時(shí)鐘；

　　rdn （輸入） ： 讀鎖存信號(hào)；

　　rxd （輸入） ： 串行數(shù)據(jù)輸入信號(hào)；

　　dout ［ 0： 7 ］ （輸出） ： 并行數(shù)據(jù)輸出總線；

　　fram ing_ erro r （輸出） ： 幀錯(cuò)誤信號(hào)；

　　parity_ erro r （輸出） ： 校驗(yàn)錯(cuò)誤信號(hào)；

　　data_ ready （輸出） ： 數(shù)據(jù)接收完畢信號(hào)。