高性能維特比在衛(wèi)星導航接收機中FPGA實現(xiàn)
輸出信號為幸存路徑、度量值和,選擇輸出為1,不選輸出為0,如表1所示。本文引用地址:http://m.butianyuan.cn/article/190478.htm
(2)幸存路徑存儲。經(jīng)過蝶形單元運算的輸出,幸存路徑,64個狀態(tài),幸存路徑為64位,表示該狀態(tài)有或無,每進行一次蝶形運算,存入一個64位路徑信息,存儲器的寫入控制信號和地址信息由狀態(tài)控制單元發(fā)出,存儲空間為120×64 b。
(3)回溯及輸出?;厮葸^程即從地址最后向前一次讀取幸存路徑的值,得出譯碼電文。如圖10所示。
(4)狀態(tài)控制單元。狀態(tài)控制單元是對整個譯碼過程的控制,復位后,系統(tǒng)處在空狀態(tài),收到輸入的待譯數(shù)據(jù)后,進入加比選狀態(tài),按照數(shù)據(jù)流順序進行加比選蝶形運算操作,進入到譯碼深度的長度的加比選后,轉入譯碼回溯輸出單元,從最后一個回溯到第一個時,即完成回溯,同時輸出譯碼電文和譯碼完成中斷,系統(tǒng)再次進入等待狀態(tài),如圖11所示。
4 仿真及接收機測試結果
GPS/Galileo接收機通用的Viterbi譯碼器設計通過Modelsim仿真,能夠得出正確譯碼結果,編碼后在240個碼序列的228之前加入1位或2位錯誤碼,均能正確糾錯,得到正確的譯碼結果。
譯碼延時260個時鐘周期。最大譯碼數(shù)據(jù)吞吐率達240×(150×1 000 00/260)=138 Mb/s。如圖12所示。
譯碼模塊在Altera StratixⅡ系列EP2S180F1020I4 FPGA平臺上,利用QuartusⅡ8.0進行綜合和時序分析,最大速度可以達到150 MHz,資源使用量為:ALUTs占用2 679.Logic Registers占用1 465,與文獻相比,資源消耗大大減少。如圖13,圖14所示。
5 結語
本文所述基于FPGA的Viterbi譯碼器用于GPS/GALILE-O接收機,能對GPS L2和GALILEO的電文進行譯碼,糾錯能力達到預期效果,FPGA資源使用量較低,主時鐘速度最大可達到150 MHz,譯碼處理延時達260個時鐘周期,譯碼深度為120,最大譯碼數(shù)據(jù)吞吐率達138 Mb/s,完全滿足GPS/GALILEO接收機電文接收譯碼速度要求。
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