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基于可編程展頻時(shí)鐘生成器的降低EMI干擾技術(shù)介紹

作者: 時(shí)間:2012-03-17 來源:網(wǎng)絡(luò) 收藏

本文引用地址:http://m.butianyuan.cn/article/190640.htm

GP SSCG緩沖器芯片中的頻率調(diào)整

圖5:GP SSCG緩沖器芯片中的頻率調(diào)整。

  當(dāng)實(shí)際配置和這些理想設(shè)置有偏差時(shí),各種副作用就會產(chǎn)生。比如,如果輸入頻率不在所選范圍的正中,VCO和調(diào)制頻率就會被直線調(diào)整(下圖6)。

  如果PLL帶寬太低(一般是由于控制周期間抖動,如圖6所示),那么頻率概圖就會變形,從而影響性能。

  當(dāng)輸入頻率最低時(shí),結(jié)果是最糟糕的:因?yàn)镻DF和VCO頻率都很低,周期間抖動大大增加,并且由于調(diào)制頻率低而頻率概圖可能變形,抑制性能就會大大降低。

頻率調(diào)整和理想概圖比較

圖6:頻率調(diào)整和理想概圖比較。

  當(dāng)擴(kuò)展量的選擇受到限制時(shí),開發(fā)人員就必須選擇一個(gè)超出需要的更大擴(kuò)展量。這常常會增加周期間抖動,并降低系統(tǒng)時(shí)序預(yù)算。

  如果沒有一個(gè)擴(kuò)展率可以滿足系統(tǒng)要求,開發(fā)人員就必須要求供應(yīng)商對設(shè)計(jì)作出改動并提供一款新的芯片,而這個(gè)過程中,哪怕僅僅是改變一個(gè)金屬層那么簡單,也最少需要數(shù)周的時(shí)間,并且成本一般都非常高。

  與之相比,一個(gè)的展頻生成器則能夠提供支持可現(xiàn)場編程性的通用,并結(jié)合片上非易失性存儲器,實(shí)現(xiàn)動態(tài)的展頻參數(shù)重置,從而不需要讓廠家花大量時(shí)間和成本對芯片進(jìn)行改動。

  性還讓展頻時(shí)鐘性能能夠針對所要求的規(guī)格進(jìn)行優(yōu)化。比如,開發(fā)人員可以規(guī)定2.1%的精確擴(kuò)展率(而不是固定選擇的3%),或者為實(shí)現(xiàn)所需的頻率設(shè)置而優(yōu)化調(diào)制模式。

  上面的圖4展示了如何利用一個(gè)帶有2個(gè)展頻PLL的4PLL型時(shí)鐘芯片,通過調(diào)制頻率優(yōu)化來輕松將降低3 ~4 dB的。這些擴(kuò)展的PLL都有兩個(gè)獨(dú)立擴(kuò)展模式可供選擇。

  大部分開發(fā)人員都更喜歡使用Hershey Kiss展頻時(shí)鐘來實(shí)現(xiàn)更好的EMI抑制性能,但很多時(shí)鐘供應(yīng)商都只提供線性展頻時(shí)鐘。在理想情況下,一個(gè)SSCG必須同時(shí)提供Hershey Kiss和線性展頻時(shí)鐘。圖3展示出Hershey Kiss展頻時(shí)鐘在上面所示的4PLL時(shí)鐘芯片測試條件下一次性EMI降低了1.67dB。

  另外,重要的時(shí)鐘參數(shù),例如PLL電荷泵電流、VCO增益和輸出驅(qū)動強(qiáng)度,都是必須能夠編程設(shè)置的。這樣的靈活性能夠大大提高系統(tǒng)性能,減少系統(tǒng)開發(fā)時(shí)間,將改動限制到最小并降低風(fēng)險(xiǎn)。


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