多時(shí)鐘域數(shù)據(jù)傳遞的Spartan-II FPGA實(shí)現(xiàn)

1 時(shí)鐘域轉(zhuǎn)換中亞穩(wěn)態(tài)的產(chǎn)生

觸發(fā)器是數(shù)字電路設(shè)計(jì)中的一個(gè)重要元件，而觸發(fā)器工作過(guò)程中存在數(shù)據(jù)建立與保持時(shí)間的約束，如果這種約束得不到滿(mǎn)足，觸發(fā)器就會(huì)進(jìn)入某個(gè)不確定狀態(tài)——亞穩(wěn)態(tài)。亞穩(wěn)態(tài)的存在可能導(dǎo)致連鎖反應(yīng)，以致引起整個(gè)系統(tǒng)功能混亂。在單時(shí)鐘域電路設(shè)計(jì)中由于不存在時(shí)鐘之間的延遲和錯(cuò)位，所以建立條件和保持條件的時(shí)間約束容易滿(mǎn)足。而在多時(shí)鐘域里由于各個(gè)模塊的非同步性，則必須考慮亞穩(wěn)態(tài)的發(fā)生，如圖1所示。

2 多時(shí)鐘域數(shù)據(jù)傳遞方案

多時(shí)鐘域傳遞的信號(hào)有兩種，其一為控制信號(hào)，其二為數(shù)據(jù)流信號(hào)。針對(duì)這兩種不同的信號(hào)，分別采取不同方案遏制系統(tǒng)墮入亞穩(wěn)態(tài)。對(duì)控制信號(hào)采用同步器裝置，即在2個(gè)不同的時(shí)鐘域之間插入同步器；而對(duì)于不同獨(dú)立時(shí)鐘域之間的數(shù)據(jù)流傳遞，為了避免異步時(shí)鐘域產(chǎn)生錯(cuò)誤的采樣電平，采用FIFO存儲(chǔ)器作為其轉(zhuǎn)換接口，在輸入端口使用寫(xiě)時(shí)鐘寫(xiě)數(shù)據(jù)，在輸出端口使用讀時(shí)鐘讀數(shù)據(jù)，這樣就完成了異步時(shí)鐘域之間的數(shù)據(jù)交換。

芯片的總體邏輯框圖如圖2所示，圖中輸入輸出信號(hào)定義如表1所示。

從邏輯結(jié)構(gòu)上將芯片劃分為3塊：寫(xiě)時(shí)鐘域I／OBUFFER、讀時(shí)鐘域I／O BUFFER及FIFO存儲(chǔ)器。I／O BUFFER的主要作用是對(duì)外部信號(hào)進(jìn)行預(yù)處理，消除外部信號(hào)的毛刺，保證信號(hào)可靠并使外部的信號(hào)與時(shí)鐘信號(hào)同步，消除不穩(wěn)定的因素。根據(jù)信號(hào)的數(shù)目，BUFFER由相應(yīng)數(shù)目的多個(gè)D觸發(fā)器構(gòu)成。

FIFO存儲(chǔ)器結(jié)構(gòu)框圖如圖3所示，他由雙端口存儲(chǔ)器(Dual Port RAM)、寫(xiě)控制單元(Writc Control)和讀控制單元(Read Control)構(gòu)成。其中DUAL PORT RAM是由ISE6.0的一個(gè)編輯軟件CORE GENERATER自動(dòng)生成，使用者只需設(shè)定RAM的端口數(shù)、內(nèi)存大小和瀆寫(xiě)控制便可以生成一個(gè)適合程序的子模塊。由于讀寫(xiě)時(shí)鐘屬于不同的時(shí)鐘域，滿(mǎn)幀信號(hào)Frame從寫(xiě)控制單元向讀控制單元傳遞時(shí)必須采取同步器(Synchronizer)同步。

2.1 寫(xiě)控制單元設(shè)計(jì)

寫(xiě)控制單元主要的功能是根據(jù)寫(xiě)數(shù)據(jù)有效信號(hào)wdataen判斷輸入數(shù)據(jù)是否正確，在檢測(cè)到寫(xiě)入數(shù)據(jù)幀的開(kāi)始標(biāo)志位wsof后開(kāi)始計(jì)數(shù)控制寫(xiě)指針waddr的移動(dòng)，將正確的數(shù)據(jù)寫(xiě)入DUAL PORT RAM中，并在一幀數(shù)據(jù)寫(xiě)滿(mǎn)后向讀控制單元發(fā)出寫(xiě)數(shù)據(jù)滿(mǎn)幀信號(hào)wframe。為防止亞穩(wěn)態(tài)的出現(xiàn)，設(shè)計(jì)中采取了兩個(gè)措施：一是采用鎖存器將幀頭信號(hào)wsof拉長(zhǎng)，確保其被穩(wěn)定的采集；二是采用Gray編碼計(jì)數(shù)器替代普通二進(jìn)制編碼計(jì)數(shù)器來(lái)控制寫(xiě)指針waddr的移動(dòng)，因?yàn)镚ray碼相鄰兩個(gè)編碼之間有且只有1位發(fā)生變化從而抑制了競(jìng)爭(zhēng)冒險(xiǎn)的出現(xiàn)。

2.2 同步器設(shè)計(jì)

寫(xiě)控制單元發(fā)出的寫(xiě)數(shù)據(jù)滿(mǎn)幀信號(hào)wframe屬于控制信號(hào)，他從寫(xiě)時(shí)域進(jìn)入讀時(shí)域必須采用同步器實(shí)現(xiàn)信號(hào)同步，將寫(xiě)時(shí)域的滿(mǎn)幀信號(hào)wframe變換為讀時(shí)域的滿(mǎn)幀信號(hào)rframe。由于信號(hào)是從高時(shí)鐘域(66 MHz)流向低時(shí)鐘域(40 MHz)，因此采用如圖4所示的同步器。

同步器時(shí)序圖如圖5所示，可見(jiàn)在寫(xiě)時(shí)域的滿(mǎn)幀信號(hào)wframe經(jīng)過(guò)3個(gè)clka周期延后跨越到讀時(shí)鐘域。

2.3 讀控制單元設(shè)計(jì)

數(shù)據(jù)從寫(xiě)時(shí)域傳遞到讀時(shí)域，時(shí)鐘發(fā)生了變化，而且讀控制單元的行為受到寫(xiě)控制單元及Dual Port RAM中數(shù)據(jù)的存儲(chǔ)情況的雙重制約，因此他的設(shè)計(jì)是整個(gè)芯片設(shè)計(jì)成功的關(guān)鍵。

由于當(dāng)Dual Port RAM中寫(xiě)入一幀完整的正確數(shù)據(jù)后才能輸出，所以讀控制首先必須判斷Dual Port RAM一幀是否寫(xiě)滿(mǎn)。榆測(cè)到滿(mǎn)幀信號(hào)rframe后，在等待輸出數(shù)據(jù)幀頭信號(hào)rfp到來(lái)后控制讀指針waddr移動(dòng)讀出數(shù)據(jù)，并置位rvalid表征輸出數(shù)據(jù)的可靠性。

部分程序沒(méi)計(jì)如下：

3 多時(shí)鐘域數(shù)據(jù)傳遞的FPGA實(shí)現(xiàn)

設(shè)計(jì)方案完成后選用Xilinx Spartan-II FPGA實(shí)現(xiàn)電路，并在Xilinx ISE6.0集成環(huán)境下用Modelsim5.7進(jìn)行了電路仿真。

圖6為寫(xiě)使能信號(hào)dataen恒為有效值“1”的仿真結(jié)果截圖。

可見(jiàn)，在寫(xiě)使能信號(hào)dataen恒為有效值“1”的情況下，在寫(xiě)時(shí)鐘clka控制下當(dāng)寫(xiě)數(shù)據(jù)幀頭信號(hào)sof有效時(shí)，寫(xiě)控制器開(kāi)始寫(xiě)入數(shù)據(jù)，接收到連續(xù)8個(gè)數(shù)據(jù)后，寫(xiě)控制器發(fā)出一個(gè)幀滿(mǎn)信號(hào)wframe。wframe信號(hào)經(jīng)過(guò)異步轉(zhuǎn)換后轉(zhuǎn)換成clkb時(shí)鐘域的信號(hào)。在讀控制器的控制下，當(dāng)clkb時(shí)鐘處于上升沿，并且檢測(cè)到讀出數(shù)據(jù)幀頭fp時(shí)，開(kāi)始從outdata向外發(fā)送數(shù)據(jù)，并將valid置為有效。

圖7為當(dāng)寫(xiě)使能信號(hào)dataen變化時(shí)的仿真結(jié)果截圖。

可見(jiàn)，將dataen置低后，系統(tǒng)不再接受寫(xiě)入數(shù)據(jù)，所以也不再輸出數(shù)據(jù)，valid被置為低電平，輸出數(shù)據(jù)無(wú)效。寫(xiě)控制的使能端控制達(dá)到要求。

4 結(jié) 語(yǔ)

針對(duì)異步并行通信接口芯片設(shè)計(jì)中涉及的多時(shí)鐘域的數(shù)據(jù)傳遞問(wèn)題，本文采用FIFO存儲(chǔ)器來(lái)完成不同時(shí)鐘域之間數(shù)據(jù)流傳遞、同步器來(lái)完成控制信號(hào)傳遞的方案。仿真驗(yàn)證結(jié)果表明，數(shù)據(jù)傳遞準(zhǔn)確、穩(wěn)定、可靠，沒(méi)有出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)和亞穩(wěn)態(tài)，完全達(dá)到了設(shè)計(jì)要求。