基于FPGA軟核的高速數(shù)據(jù)采集系統(tǒng)設(shè)計
數(shù)據(jù)采集在現(xiàn)代工業(yè)生產(chǎn)及科學(xué)研究中的重要地位日益突出,同時對實時采集、實時傳輸、實時處理的高速數(shù)據(jù)采集的要求也不斷提高。此外,對于不同的場合,數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采樣參數(shù)要求也不同。工業(yè)生產(chǎn)與科研領(lǐng)域中對數(shù)據(jù)采集研發(fā)提出了以下的要求:(1)接口簡單靈活且有較高的數(shù)據(jù)傳輸率;(2)采集器體積小、抗干擾能力強、能夠?qū)?shù)據(jù)做出快速的存儲,并及時進行分析和處理;(3)設(shè)計周期短,能快速適應(yīng)市場需求。
USB2.0以其即插即用、支持熱插拔的靈活性,以及高達480 Mb/s的傳輸速率,成為了高速數(shù)據(jù)傳輸接口的首選。而FPGA以其工作頻率和集成度高、穩(wěn)定性良好、抗干擾能力強等優(yōu)點,逐步成為各領(lǐng)域數(shù)據(jù)采集數(shù)字電路的首選。FPGA集成軟核有設(shè)計周期短、設(shè)計投入少等優(yōu)越性,且不涉及具體的物理實現(xiàn),可以方便移植到各種FPGA硬件平臺,極大提高了它的靈活性和適應(yīng)性。
1 系統(tǒng)方案與結(jié)構(gòu)
數(shù)據(jù)采集系統(tǒng)性能指標修改主要集中在A/D轉(zhuǎn)換模塊與FPGA控制模塊上,在USB2.0接口的硬件、固件、驅(qū)動程序的設(shè)計以及PC機應(yīng)用軟件的設(shè)計基本沒有變化。而A/D轉(zhuǎn)換模塊的修改可以通過A/D轉(zhuǎn)換芯片的選擇及更改輸入信號調(diào)理電路設(shè)計來實現(xiàn)。但更換不同的A/D轉(zhuǎn)換芯片可能給A/D轉(zhuǎn)換的啟??刂啤?shù)字信號的緩存等方面帶來較多的改動。而FPGA軟核的模塊化設(shè)計可以極大地減少這方面的改動。
本文以TI公司的低功率高性能A/D轉(zhuǎn)換芯片ADS800為例介紹系統(tǒng)的設(shè)計。圖1為本數(shù)據(jù)采集系統(tǒng)的結(jié)構(gòu)框圖。模擬信號經(jīng)過THS4504全差分放大器進行信號差分放大后,輸入到ADS800進行A/D轉(zhuǎn)換。為減少不同系統(tǒng)中FPGA軟核改動的工作量,F(xiàn)PGA內(nèi)部按功能設(shè)計了三個軟核作為系統(tǒng)的控制單元。CY7C68013作為USB控制芯片設(shè)置為從屬FIFO模式(Slave FIFO Mode),負責數(shù)字信號在采集系統(tǒng)與PC機間的傳輸;用戶通過LabVIEW設(shè)計的PC機應(yīng)用軟件,在驅(qū)動程序的驅(qū)動下與數(shù)據(jù)采集系統(tǒng)進行命令以及數(shù)據(jù)的傳輸,以便對數(shù)據(jù)采集系統(tǒng)采集到的數(shù)據(jù)進行實時處理。
2 系統(tǒng)硬件設(shè)計
2.1 模數(shù)轉(zhuǎn)換電路
數(shù)據(jù)采集系統(tǒng)采樣參數(shù)調(diào)整的本質(zhì)在于模數(shù)轉(zhuǎn)換電路的改變,設(shè)計者只需要更換不同的A/D轉(zhuǎn)換芯片、重新設(shè)計其硬件電路即可達到目標。本系統(tǒng)中模數(shù)轉(zhuǎn)換電路由信號調(diào)理電路與高速A/D轉(zhuǎn)換器組成。信號調(diào)理電路負責對待測模擬信號進行差分放大,高速A/D轉(zhuǎn)換器負責模擬信號到數(shù)字信號的轉(zhuǎn)換。
為了能精確檢測微弱信號,數(shù)據(jù)采集系統(tǒng)的ADC前加入了全差分放大器THS4504,采用ADS800作為A/D轉(zhuǎn)換芯片。ADS800含12 bit流水線型A/D轉(zhuǎn)換內(nèi)核,支持差分輸入,最高轉(zhuǎn)換速率高達40 MHz[1],極好地滿足了本系統(tǒng)采樣頻率的要求。
2.2 FPGA芯片外圍電路
本系統(tǒng)FPGA采用Xilinx公司的XC3S200AN-4-FT256-C芯片。該芯片擁有20 萬門邏輯單元,內(nèi)含16 個18 KB的塊存儲器(Block RAM)與30 KB分布存儲器(Distributed RAM),最高工作頻率達到326 MHz[2],可滿足本系統(tǒng)的時序需求。
FPEA芯片外圍電路:
(1)FPGA與A/D接口模塊
ADS800的控制信號由FPGA生成,ADS800的轉(zhuǎn)換時鐘設(shè)定為30 MHz,由FPGA的時鐘分頻獲得。FPGA與ADS800的連接示意圖如圖2所示。本設(shè)計中,F(xiàn)PGA通過ADC_OE來控制ADS800轉(zhuǎn)換數(shù)據(jù)輸出的啟停;ADS800的30 MHz工作時鐘由FPGA的60 MHz工作時鐘經(jīng)過二分頻得到;ADS800的數(shù)據(jù)由并口輸出,F(xiàn)PGA內(nèi)部FIFO控制單元將接收到的12 bit數(shù)據(jù)轉(zhuǎn)換成16 bit數(shù)據(jù)存入FPGA內(nèi)的FIFO中。
當更換不同的A/D轉(zhuǎn)換芯片時,A/D轉(zhuǎn)換芯片與FPGA的連接有所不同。但對于并行輸出、流水線型的A/D轉(zhuǎn)換芯片,只需模仿上述連接方式,對輸出位數(shù)、控制時序以及FPGA時鐘分頻大小等做合適的修改即可。
(2)FPGA與USB接口模塊
本設(shè)計中使用Cypress公司生產(chǎn)的EZ-USB FX2LP系列的CY7C68013芯片作為USB2.0協(xié)議的微控制器芯片。由于該芯片支持480 Mb/s高速傳輸,為本設(shè)計數(shù)據(jù)傳輸提供了速率保證。FPGA與CY7C68013的連接圖如圖3所示。
FLAGA、FLAGB腳可通過PINFLGSAB、PINFLAGSCD寄存器來選擇其工作在索引模式還是固定模式。本設(shè)計中被設(shè)置為固定模式。其中FLAGA表示EP2的空狀態(tài)(FIFO_EMPTY),F(xiàn)LAGB表示EP6的滿狀態(tài)(FIFO_FULL)。
2.3 USB接口外圍芯片電路
本設(shè)計使用容量為16 KB的EEPROM芯片AT24C016A存儲,并設(shè)置CY7C68013的VID與PID。在CY7C68013上電并脫離復(fù)位狀態(tài)后,內(nèi)部邏輯會檢查I2C端口上是否連接有串行EEPROM。如果有,則判斷連接上的EEPROM第一個字節(jié)是0xC0還是0xC2。本設(shè)計中設(shè)置EEPROM第一個字節(jié)為0xC0,設(shè)置VID=0x1234、PID=0x2211、DID=0x0001。在這種情況下,由CY7C68013內(nèi)核提供USB描述符,使用EEPROM存儲的VID/PID/DID值替換CY7C68013內(nèi)部的值,并設(shè)置RENUM=0。這樣,在設(shè)備重新列舉后,芯片內(nèi)的程序代碼會以全新的自定義設(shè)備來加以呈現(xiàn)。
3 FPGA軟核設(shè)計
FPGA內(nèi)部控制單元的功能分別由三個軟核負責完成,分別為:ADC接口控制單元、FIFO控制單元以及USB接口控制單元。三個軟核連接示意圖如圖4所示。
3.1 ADC接口控制單元
ADC接口控制單元控制數(shù)據(jù)采集的啟停和傳輸。數(shù)據(jù)采集開始時,ADC接口控制單元將時鐘信號分頻為30 MHz供ADS800作轉(zhuǎn)換時鐘ADC_CLK使用。此時控制單元內(nèi)寄存器CLK_CNT對ADC_CLK轉(zhuǎn)換時鐘進行周期計數(shù),當經(jīng)過7個時鐘周期后(ADS800轉(zhuǎn)換延時為6.5個時鐘周期,為了使轉(zhuǎn)換數(shù)據(jù)穩(wěn)定,本設(shè)計再延時半個時鐘周期輸出)即CLK_CNT=8時,CLK_CNT清零,F(xiàn)IFO寫時鐘(FIFO_WR_CLK)輸出,同時端口FIFO_WR_EN置高電平,經(jīng)ADC轉(zhuǎn)換完成的數(shù)據(jù)在補齊16 bit后,隨時鐘FIFO_WR_CLK上升沿存入FIFO中。ADC接口控制單元狀態(tài)機工作過程如下:
(1)當FPGA上電或者復(fù)位后,狀態(tài)機進入空閑狀態(tài)(IDEL)。
(2)在空閑狀態(tài)下,當FIFO不滿(FIFO_FULL=0)且ADC_START=1時,狀態(tài)機進入轉(zhuǎn)換狀態(tài)(CONVERT),此時,ADC_CLK輸出ADC數(shù)據(jù)轉(zhuǎn)換時鐘。
(3)在轉(zhuǎn)換狀態(tài)下,當FIFO_WR_EN=1,即數(shù)據(jù)轉(zhuǎn)換延時結(jié)束時,狀態(tài)機進入寫狀態(tài)(WRITE),此時CLK_CNT清零,ADC_OE和FIFO_WR_EN都置為高電平,F(xiàn)IFO_WR_CLK輸出FIFO寫時鐘。
(4)在任何狀態(tài)下,如果FIFO已經(jīng)寫滿(FIFO_FULL=1)或者ADC_START=0時,自動跳轉(zhuǎn)到空閑狀態(tài)。
ADC接口控制單元狀態(tài)機示意圖如圖5所示。
3.2 FIFO控制單元
本設(shè)計首先使用FPGA內(nèi)部Block RAM生成FIFO。由于A/D接口控制單元輸出數(shù)據(jù)寬度為16 bit,因此,F(xiàn)IFO寬度也設(shè)置為16 bit,深度設(shè)置為4 KB。FIFO可以使用Xilinx ISE套件中的Core Generator生成器,由Core Generator生成的FIFO軟核配合控制部分構(gòu)成FIFO控制單元。FIFO控制單元內(nèi)部結(jié)構(gòu)示意圖如圖6所示。
由于本設(shè)計中數(shù)據(jù)采集系統(tǒng)處于異步從屬FIFO模式,且USB接口芯片讀數(shù)據(jù)的速度與ADC數(shù)據(jù)寫入FIFO的速度不同。為解決因讀寫速度不同而可能帶來的數(shù)據(jù)讀寫錯誤問題,F(xiàn)IFO軟核上的FULL與EMPTY兩信號線可以分別指示FIFO滿與空的狀態(tài)。當FIFO處于滿狀態(tài)時,F(xiàn)IFO_FULL信號置高電平,由ADC控制單元通知ADC停止采集數(shù)據(jù);當FIFO處于空狀態(tài)時,F(xiàn)IFO_EMPTY信號置為高電平,由USB接口控制單元通知USB接口芯片停止讀FIFO。FIFO的讀時鐘信號(FIFO_RD_CLK)與讀使能信號(FIFO_RD_EN)由USB接口控制單元提供,寫時鐘(FIFO_WR_CLK)與寫使能信號(FIFO_WR_EN)由ADC接口控制單元提供。FIFO控制單元的工作有以下兩種特殊情況:
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