基于FPGA雷達多目標模擬器DRFM設(shè)計與實現(xiàn)

DRFM技術(shù)是隨著雷達欺騙干擾技術(shù)的提高而發(fā)展起來的，具有相參捕獲及復制脈沖的能力。目前除了應用于雷達欺騙式干擾外還被廣泛應用于內(nèi)環(huán)境雷達目標仿真實驗,為電子對抗、偵查、雷達探測、武器裝備研制、性能實驗和鑒定提供相應的電磁信號環(huán)境, 以便準確評估武器裝備的技術(shù)指標。因此，DRFM 技術(shù)已成為現(xiàn)代雷達發(fā)展中的關(guān)鍵技術(shù)，是武器裝備研制熱點[1-3]。
雷達多目標模擬器用于模擬雷達多目標回波信號，以檢驗被試雷達目標分辨力和多目標處理能力等對戰(zhàn)指標并輔助驗證被試雷達的威力和精度。該文所設(shè)計的雷達目標模擬器可模擬在距離、俯仰、方位三維空間上的任意航向的單個或多個目標?？梢阅M地雜波、固定雜波干擾及噪聲效應等環(huán)境條件的功能；其中雷達模擬信號形式有：單脈沖調(diào)制信號、脈沖壓縮信號、線性調(diào)頻信號(LFM)和連續(xù)波信號。而在所設(shè)計的雷達多目標模擬器中，DRFM單元是模擬器的核心部件，它完成對雷達中頻信號的存儲、重構(gòu)和時間、頻率與幅度的調(diào)制，是產(chǎn)生相參的各種目標運動回波和雜波的基礎(chǔ)。該文以高性能FPGA與DSP作為信號處理芯片，提出了一種高性能DRFM設(shè)計方案并對其設(shè)計進行分析與實現(xiàn)。
1 系統(tǒng)硬件實現(xiàn)
在以往設(shè)計方案中,主要采用多DSP以及大規(guī)模可編程邏輯器件和高速存儲芯片的結(jié)構(gòu)[4-5]。而輻射式雷達多目標模擬器的DRFM設(shè)計對硬件的處理能力提出了較高的要求。隨著FPGA性能的提高，在完成普通邏輯功能的同時，能夠完成多片通用DSP并行處理的功能,并帶有大容量內(nèi)部存儲器和豐富的輸入輸出接口，從而為基于DRFM的多目標雷達模擬器的實現(xiàn)提供了新的解決方案。DRFM單元工作流程如圖1所示。

首先干擾產(chǎn)生電路收到外部控制信號，或者根據(jù)內(nèi)部預置干擾參數(shù)，引導頻率合成器切換到合適的下變頻本振，使下變頻組件輸出頻率處于設(shè)計要求的范圍內(nèi)，數(shù)字射頻存儲器的輸入信號送到相關(guān)瞬時帶寬數(shù)字存儲器進行存儲，然后根據(jù)干擾樣式控制相關(guān)瞬時帶寬數(shù)字存儲器進行信號還原，同時根據(jù)干擾方式，控制輸出信號加上各種調(diào)制，包括多普勒頻移、窄帶噪聲調(diào)制等，形成干擾調(diào)制信號，控制頻率合成器切換到合適的上變頻本振，把干擾調(diào)制信號進行上變頻混頻，完成對輸入信號的還原過程。整個處理系統(tǒng)的設(shè)計都是基于A/D轉(zhuǎn)換器以及變頻處理的特性、功能而設(shè)計的。
1.1 A/D轉(zhuǎn)換器
對中頻信號進行數(shù)字化不同于一般工程中的模數(shù)變換，要求其具有相當高的采樣頻率、位數(shù)和一定的動態(tài)范圍。這主要為了在預先進行增益處理的情況下，能夠盡可能減小數(shù)據(jù)的失真。理論上A/D變換器的速度和精度越高越好，但在實際設(shè)計中，還要考慮A/D變換器的技術(shù)水平。指標中對于A/D性能要求：采樣率≥120 MS/s； SNR≥60 dB；量化位數(shù)≥14 bit。綜合考慮采樣率、器件特性、性價比等各方面因素，選用了AD公司的 AD9254，該轉(zhuǎn)換芯片是一種高速、高性能、單片集成的14 bit模數(shù)轉(zhuǎn)換器，其最高采樣率為150 MS/s。同多數(shù)高速、高動態(tài)范圍的ADC一樣，采用差分模擬輸入。模擬信號采用差分輸入最主要的一點就是差分結(jié)構(gòu)對模擬輸入信號的偶次諧波有較高的抑制性。
1.2 D/A轉(zhuǎn)換器
該設(shè)計中要求在完成增加目標信號處理后，把得到的結(jié)果經(jīng)過上變頻后還原成相應的中頻信號，使得中頻采樣電路提供于整體系統(tǒng)，因此選擇的D/A轉(zhuǎn)換器要與之相適應。指標要求：更新速率≥120 MS/s；SNR≥50 dB；量化位數(shù)≥14 bit。通過比較多種D/A器件，最終采用TI公司的DAC5672，其最高更新速率為275 MS/s、高諧波抑制比、低干擾、低功耗、雙通道。在其模擬輸出端利用RF變壓器可以很方便地把差分輸出信號變成單端輸出信號，同時能夠獲得較好的動態(tài)特性。對于RF變壓器的選擇,要根據(jù)輸出信號的頻譜以及阻抗特性要求。這種信號輸出方式的配置，可以明顯地減弱共模信號，從而在一個較寬的頻率范圍內(nèi)改善動態(tài)特性。而且合理選擇變壓器的變壓比例，可以使其在獲得所需要的阻抗匹配的同時，獲得所需要的輸出電壓。
1.3 變頻處理選擇
變頻處理是DRFM系統(tǒng)中計算量較大的一項工作，可以通過FPGA或?qū)Ｓ眯酒扔布崿F(xiàn)。由于當數(shù)據(jù)處理速率較高時利用FPGA實現(xiàn)變頻功能的性能不如專用變頻器件。因此本設(shè)計使用專用變頻器件完成數(shù)字混頻、濾波以及抽取(插值)等一系列變頻處理工作。
1.4 輸入輸出接口
在系統(tǒng)設(shè)計中配備了高速的數(shù)據(jù)輸入輸出接口，方便與高速數(shù)據(jù)輸出卡 PCI調(diào)試使用，從而使系統(tǒng)具有很強的調(diào)試性、可檢測性和可擴展性。經(jīng)過實際測試，該輸入輸出接口傳輸速率可以達到 80 MB/s。高速數(shù)據(jù)接口帶來的好處是可以把信號處理的結(jié)果直接傳送給計算機做進一步的分析。同時為了增強系統(tǒng)的應用性以及兼容性，還增加了RS-422等擴展接口，以及按鈕、撥碼開關(guān)、LED指示燈等輸入輸出設(shè)備。
2 系統(tǒng)軟件開發(fā)
DRFM主要用于完成對雷達射頻信號的采集、存儲和還原功能。由于數(shù)字存儲器對中頻輸入信號進行濾波、高速采樣量化后的數(shù)字信號速率與雙口存儲器的速率不匹配，因此通過降速電路降低數(shù)字信號的速率。本文采用ALTERA公司的STRATIX系列FPGA，并調(diào)用它的IP核對數(shù)據(jù)進行升降速；干擾產(chǎn)生器的所有電路都要根據(jù)配置寄存器的參數(shù)進行工作。通過修改相應配置寄存器的參數(shù)，可以完成不同的干擾樣式，實現(xiàn)不同的邏輯功能；在欺騙式干擾方式下，干擾產(chǎn)生器依據(jù)配置寄存器的參數(shù)，由門限電路選擇適合條件的脈沖信號進行采集并存儲，根據(jù)配置寄存器參數(shù)，對雷達視頻脈沖進行相應的延時，產(chǎn)生DRFM的數(shù)據(jù)復制信號，控制DRFM的D/A轉(zhuǎn)換器工作，產(chǎn)生中頻脈沖信號，從而實現(xiàn)距離拖引干擾。根據(jù)配置寄存器參數(shù)控制DDS，產(chǎn)生相應的多普勒頻移信號，經(jīng)混頻電路處理后，實現(xiàn)速度拖引干擾或目標速度模擬；在噪聲干擾方式下，主要依靠實時改變DDS調(diào)制頻率，模擬出一定帶寬的掃頻信號，通過混頻方式加到復制信號上，達到噪聲疊加的效果。各種模擬方式的實現(xiàn)如圖2所示。

在設(shè)計中需要捷變頻本振用于產(chǎn)生幾組快速變頻信號源，從而為系統(tǒng)提供本振信號。該電路主要由DDS及開關(guān)控制部件組成，其中開關(guān)控制組成框圖如圖3所示。

3 工程實現(xiàn)與分析
為了進一步驗證所設(shè)計系統(tǒng)滿足設(shè)計要求,在室內(nèi)條件下進行了模擬仿真實驗。這里針對距離跟蹤以及回波脈寬時間兩個指標進行了驗證。將本系統(tǒng)裝入對抗整機后，通過QuartusⅡ軟件的在線實時檢測信號，得到距離跟蹤實驗結(jié)果如圖4所示。圖中CLK是100 MHz時鐘信號，可以使用Agilent 公司生產(chǎn)的 E8257D(250 kHz～40 GHz)作為實驗時模擬的被試雷達，并按要求產(chǎn)生相應的脈沖雷達信號。具體分析雷達多目標模擬器DRFM單元輸出的回波信號時可利用Agilent公司的相應分析儀來觀測。圖5為雷達多目標模擬器根據(jù)接收到的雷達信號模擬產(chǎn)生目標回波脈寬的實驗結(jié)果。

DRFM技術(shù)已經(jīng)成為雷達領(lǐng)域的主要應用技術(shù)之一。該文針對雷達多目標模擬器 DRFM 模塊的設(shè)計，提出了一種基于高性能 FPGA的設(shè)計方法，并對模擬雷達目標的設(shè)計實現(xiàn)進行了分析，通過仿真以及試驗的實際測試結(jié)果表明，所設(shè)計 DRFM 單元性能優(yōu)良，為保障雷達多目標模擬器在對抗系統(tǒng)中的整體性能提供了重要依據(jù)。
參考文獻
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