降低CPLD的功耗的嵌入式應用

　引言

　　從事便攜式或手持產品設計的工程師都明白，在如今的設計中，必須要最大限度地降低功耗。但是，只有經(jīng)驗豐富的工程師理解盡可能地延長系統(tǒng)的電池壽命的那些微妙但又重要的細節(jié)。本文中我們將重點放在這些經(jīng)驗豐富的專家是如何使用超低功耗的復雜可編程邏輯器件（CPLD），并從他們的嵌入式設計中的I/O子系統(tǒng)節(jié)省每個微瓦的方法。

　　1 嵌入式工程師青睞的器件CPLD

　　盡管在最先進的新興應用中它們特別受歡迎，CPLD的成本低，體積小和低功耗的特性使他們成為幾乎所有的手持式或便攜式設計的首選。在這些應用中，它們常用來整合邏輯功能，擴展主處理器的I/O功能和監(jiān)控關鍵的輸入，從而使處理器有更多的時間處于低功耗睡眠模式。

　　用作I/O的擴展器件時，像ispMACH 4000ZE這樣的CPLD器件（圖1）給予簡單的嵌入式處理器額外的信號線和處理功能，他們能夠支持顯示器、按鈕、發(fā)光二極管，串行或并行I/O，或存儲接口。設計人員還經(jīng)常利用它們作為設計中通用處理器和更多的專業(yè)芯片組之間的緩沖，還能用于其他的應用，如智能手機、GPS系統(tǒng)，遠程工業(yè)傳感器和數(shù)碼攝像機。

圖1 用Lattice ispMACH 4000ZE CPLD擴展I/O

　　2 用明智的方法管理泄漏電流

　　由于可編程邏輯器件的泄漏電流主要取決于它是怎樣制造的，第一步就是要密切關注候選器件制造商提供的數(shù)據(jù)手冊的規(guī)范。只是簡單地購買廣告所述的低功耗器件并不能保證如你期望設計中達到的指標完全一樣。經(jīng)驗豐富的設計師明白尋找“典型”和“最大”電流之間的實際關系需要根據(jù)具體的應用（圖2）做出解釋。在許多應用中，數(shù)據(jù)手冊中列出的所謂典型電流中提供了一個非常有用的CPLD汲取電流的近似值。然而，有幾個問題需要加以探討，以確保對設計的估計和實際功耗保持相對接近。

圖2 供給電流規(guī)范

　　首先需要考慮的事項是CPLD占整個系統(tǒng)功耗的比例。如果這是一小部分，比如說5%～10%，即使最壞的情況將引起整個功耗有相對較小的變化。如果CPLD需要20%或以上的功耗預算，也許是開始根據(jù)額定待機電流考慮偏置設計的時候了，額定待機電流接近數(shù)據(jù)手冊中列出的最大電流。您還應該考慮設計中CPLD（以及其他器件）的數(shù)量。由于電路板上元器件數(shù)量的增加，總功耗接近總的典型額定電流的概率也隨之增加。最后，如果您的產品以驅動它至最壞情況的功耗級別為目標，那么您需要考慮潛在影響：較高的功耗會縮短產品的壽命嗎？它是否會成為火災的隱患？

　　如果您仔細察看圖2中的數(shù)據(jù)，你可能注意到，待機功耗還根據(jù)工作溫度和Vcc（電源電壓）而變化。這是因為CPLD的漏電流會隨溫度升高而增加。事實上，使您的設計完美將改善其待機功耗。由于漏電流與Vcc密切相關，保持電源電壓盡可能的低可以節(jié)省更多的功耗。由于仔細的電源電壓管理能夠節(jié)省更多的動態(tài)功耗，在涉及運作功耗管理時，我們會對這個方面進行探討。