FPGA設(shè)計(jì)中仿真技術(shù)解決故障的方法

　　仿真解決故障的方法

　　通過(guò)對(duì)這個(gè)異步FIFO問(wèn)題的解決，可以證明這種通過(guò)所抓信號(hào)建立bug存在條件，定位、清除bug的方法是可行的。步驟如下：

　　圖3 SignalTap II LiST File界面

　?、賹ug出現(xiàn)時(shí)SignalTap抓的信號(hào)保存成文檔文件

　　Quartus II 平臺(tái)用SignalTap抓到信號(hào)的界面如圖2所示。

　　在信號(hào)名稱(chēng)上單擊右鍵，選擇圖2所示Create SignalTap II List File選項(xiàng)，生成如圖3格式界面。

　　圖3中界面上半部分顯示的是list對(duì)信號(hào)個(gè)數(shù)及信號(hào)名的描述，下半部分是采樣點(diǎn)所對(duì)應(yīng)的信號(hào)值，帶h的表示是十六進(jìn)制數(shù)值。

　　將list file另存為文本格式文件即可，如圖4所示。

　　圖4 “另存為”選項(xiàng)界面

　　此后可以把這個(gè)文本文件中無(wú)用的描述刪掉，只留SignalTap抓出來(lái)的數(shù)據(jù)（空格、h等符號(hào)也要?jiǎng)h掉），另存為.dat文件供仿真使用。

　　有了故障出現(xiàn)時(shí)的輸入數(shù)據(jù)，我們就可以在仿真環(huán)境下構(gòu)建故障出現(xiàn)的條件。