FPGA設(shè)計中仿真技術(shù)解決故障的方法
摘要:本文針對FPGA實際開發(fā)過程中,出現(xiàn)故障后定位困難、反復(fù)修改代碼編譯時間過長、上板后故障解決無法確認(rèn)的問題,提出了一種采用仿真的方法來定位、解決故障并驗證故障解決方案。可以大大的節(jié)約開發(fā)時間,提高開發(fā)效率。
本文引用地址:http://m.butianyuan.cn/article/191182.htmFPGA近年來在越來越多的領(lǐng)域中應(yīng)用,很多大通信系統(tǒng)(如通信基站等)都用其做核心數(shù)據(jù)的處理。但是過長的編譯時間,在研發(fā)過程中使得解決故障的環(huán)節(jié)非常令人頭痛。本文介紹的就是一種用仿真方法解決故障從而減少研發(fā)過程中的編譯次數(shù),最終達(dá)到準(zhǔn)確定位故障、縮短解決故障時間的目的。文例所用到的軟件開發(fā)平臺為Altera公司的Quartus II,仿真工具為ModelSim。
問題的提出
系統(tǒng)開發(fā)在上板調(diào)試過程中,有時候出現(xiàn)的bug是很極端的情況或很少出現(xiàn)的情況,而現(xiàn)在通常的做法是:在故障出現(xiàn)的時候通過SignalTap把信號抓出來查找其問題的所在、修改程序;在改完版本后,先要對整個工程進(jìn)行重新編譯,然后再上板跑版本進(jìn)行驗證,看看故障是否解決。
這樣就會出現(xiàn)三個問題:
?、儆袝r候故障很難定位,只知道哪個模塊出錯,很難定位到具體的信號上,給抓信號帶來麻煩。如果故障定位不準(zhǔn)確,漏抓了關(guān)鍵信號,則需要重新在SignalTap里添加信號、編譯版本并再次上板定位故障,浪費時間。
?、诠收隙ㄎ缓螅薷拇a還需要再編譯一次產(chǎn)生新版本的下載文件,修改后若還有問題則要重復(fù)這一過程,這樣從故障定位到修改完成需要很多次編譯。
?、凵习逯匦逻M(jìn)行驗證時,如果這個bug的出現(xiàn)的幾率很小,短時間內(nèi)不再復(fù)現(xiàn),并不能說明在極端情況下的故障真的被解決了。
舉例說明:
圖1 SignalTap抓出的bug出現(xiàn)時的數(shù)據(jù)
圖2 SignalTap抓信號界面
例如在一個基帶系統(tǒng)的FPGA邏輯版本中,輸出模塊調(diào)用了一個異步FIFO,某一時刻FIFO已空的情況下多讀了一個數(shù)據(jù),產(chǎn)生了bug,如圖1所示。
該輸出模塊的功能是判斷FIFO中是否有大于4個數(shù)據(jù)可讀出,若大于則連續(xù)輸出4個數(shù)據(jù)作為一組。系統(tǒng)中采用異步FIFO的內(nèi)部讀數(shù)據(jù)指針來做判斷,而異步FIFO讀寫數(shù)據(jù)需要跨時鐘域,需要至少2個時鐘周期的握手時間,導(dǎo)致數(shù)據(jù)指針不準(zhǔn)確。在判斷的時鐘沿,雖然顯示有超過4個的數(shù)據(jù)可讀,但是因為握手時間的延遲實際上FIFO中可能只有3個數(shù)據(jù)。
圖1中rdreq為FIFO的讀使能信號,在4個時鐘周期內(nèi)有效,但是只讀出了3個數(shù)(數(shù)據(jù)0D2086C9F被讀了兩次),因為FIFO在第4個時鐘周期已經(jīng)讀空。這里應(yīng)該改成同步FIFO,由于同步FIFO數(shù)據(jù)的讀寫只在一個時鐘域內(nèi)進(jìn)行,就沒有這個握手時間延遲的問題了。
定位這個故障的時候我們可以很容易知道是哪個模塊出了問題,但是具體是其內(nèi)部的哪個信號還需要下些功夫,如果出錯信號隱藏的很深,很難一次就抓到需要的信號;而且即使我們抓到了正確的信號,如果故障在改完之后沒有解決,則還需要重新修改、再進(jìn)行編譯,耗費時間;即使改過之后故障不再復(fù)現(xiàn),也有可能是因為bug出現(xiàn)的條件苛刻,無法證明故障真的解決了。
針對這三個問題,筆者提出如下想法:
雖然定位具體的出錯信號很困難,但是定位是哪個模塊出錯很容易,在bug出現(xiàn)的時候我們可以抓出這個模塊的全部輸入信號,考慮是否可以利用這些信號在仿真環(huán)境下重建bug出現(xiàn)的條件,利用仿真環(huán)境具體定位錯誤信號的位置。
定位好錯誤信號的具體位置后,修改代碼,再用相同的條件進(jìn)行仿真。這樣可以通過對修改前后輸出數(shù)據(jù)的對比,很直觀的驗證修改是否成功,從而在修改成功后只需編譯一次即可,節(jié)省時間。
上板后bug不復(fù)現(xiàn)也可以排除是由于極端情況很難滿足造成的,去除了后顧之憂,徹底解決了故障。
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