基于CPLD的信道編解碼器的設(shè)計(jì)與實(shí)現(xiàn)
加入技術(shù)交流群
2．2．2 插“B”模塊的實(shí)現(xiàn)
插“B”模塊的建模思路是當(dāng)相鄰“V”符號(hào)之間有偶數(shù)個(gè)非0符號(hào)時(shí)，把后一小段的第1個(gè)“0”變換成一個(gè)“B”符號(hào)?？捎靡粋€(gè)4位的移位寄存器來實(shí)現(xiàn)延遲，這樣經(jīng)插“V”處理過的碼元，可在同步時(shí)鐘的作用下同時(shí)進(jìn)行是否插“B”的判決，等到碼元從移位寄存器里出來的時(shí)候，就可以決定是應(yīng)該變換成“B”符號(hào)，還是照原碼輸出。輸出端用“11”表示符號(hào)“V”，“01”表示“1”碼，“00”表示“0”碼，“10”表示符號(hào)“B”。VHDL的結(jié)構(gòu)代碼如artb：
評(píng)論