基于CPLD的信道編解碼器的設(shè)計與實現(xiàn)
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2．3 單極性變雙極性的實現(xiàn)
因為經(jīng)過插“B”模塊后，“V”、“B”、“1”已經(jīng)分別用雙相碼“11”、“10”、“01”標(biāo)識。“0”用“00”標(biāo)識。而在實際應(yīng)
用中，CPLD或FPGA端口的輸出電壓只有正極性電壓，且在波形仿真中也只有“+1”和“0”，而無法識別“-1”。所以要得到所需HDB3編碼的結(jié)果，需定義“00”、“01”、“10”來分別表示“0”、“-1”、“+1”?？蓪⒉?ldquo;B”模塊后輸出的“00”、“01”、“10”、“11”組合轉(zhuǎn)換為“00”、“01”、“10”組合，再通過“00”、“01”、“10”控制四選一數(shù)字開關(guān)的地址來選擇輸出通道，就可以實現(xiàn)0、-B、+B。本設(shè)計使用CC4052的一組通道作為四選一數(shù)字開關(guān)，從而將CPLD或FPGA目標(biāo)芯片的標(biāo)識性輸出轉(zhuǎn)換成雙極性信號，最終實現(xiàn)HDB3非歸零編碼。
2．4 HDB3編碼器的仿真
在此，以四連“0”的可能性通過多“0”消息代碼進行分析，并利用EDA工具對VHDL源程序進行編譯、適配、優(yōu)化、邏輯綜合與仿真。仿真結(jié)果顯示其完全可以達到編碼要求。而將HDB3編碼硬件描述下載到CPLD或FPGA目標(biāo)芯片中，然后連接好CC4052進行實際應(yīng)用測試(用示波器測得)的編碼波形如圖2所示。本文引用地址：http://m.butianyuan.cn/article/191190.htm
3 實驗結(jié)果
利用QUARTUS2開發(fā)工具進行編譯和仿真，HDB3碼器仿真波形如圖3所示。
4 結(jié)論
本設(shè)計主要是通過用VHDL語言對可編程邏輯器件CPLD進行控制，基于Altera公司的Quartus X軟件開發(fā)平臺，以原理圖和VHDL語言方法混合輸入設(shè)計，實現(xiàn)了信道編碼、HDB3碼和卷積碼的編解碼過程。該設(shè)計方案與專用的基帶傳輸碼型編碼芯片相比，有以下優(yōu)勢：體積小，集成度高，開發(fā)周期短，設(shè)計過程簡單便捷，運行速度快，使用方便，成本低。本文設(shè)計的編碼器能夠彌補專用基帶傳輸碼型編碼芯片的不足，具備一定的工程應(yīng)用價值。
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