基于TDI-CCD的成像FPGA系統(tǒng)軟件設(shè)計(jì)應(yīng)用
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2．1 FPGA軟件設(shè)計(jì)分析
可編程邏輯設(shè)計(jì)原則的合理應(yīng)用，為理解FPGA程序設(shè)計(jì)，實(shí)現(xiàn)高效、穩(wěn)定的數(shù)字系統(tǒng)提供了條件。
(1)資源與速率的平衡。資源和速率是FPGA設(shè)計(jì)的重要指標(biāo)。通過合理的軟件結(jié)構(gòu)劃分，在高速數(shù)據(jù)處理區(qū)域采用速度優(yōu)先方法，即通過模塊復(fù)用、串／并轉(zhuǎn)換、數(shù)據(jù)流水化等方法實(shí)現(xiàn)高速數(shù)據(jù)傳輸；在低速處理區(qū)域，采用串行方式和組合邏輯，通過增加扇出實(shí)現(xiàn)資源的最優(yōu)化。
(2)系統(tǒng)與硬件匹配。FPGA內(nèi)部硬件資源決定設(shè)計(jì)的結(jié)構(gòu)和方法。采用BLOCK RAM或Distributed RAM，根據(jù)數(shù)據(jù)處理內(nèi)容、資源利用率要求決定使用方式；另外，利用全局信號(hào)線，實(shí)現(xiàn)全局變量處理；利用FPGA內(nèi)部IP和原語實(shí)現(xiàn)程序設(shè)計(jì)，改善程序架構(gòu)。
(3)同步設(shè)計(jì)。同步設(shè)計(jì)是資源與速度的體現(xiàn)，在異步時(shí)鐘域數(shù)據(jù)處理時(shí)，采用FIFO轉(zhuǎn)存，解決同頻異相或異頻問題，實(shí)現(xiàn)數(shù)據(jù)讀取和傳輸。
(4)可靠性設(shè)計(jì)。軟件設(shè)計(jì)采用冗余和容錯(cuò)性設(shè)計(jì)、簡化設(shè)計(jì)規(guī)模和減少軟件配置項(xiàng)；
2．2 圖像數(shù)據(jù)處理與分析
2．2．1 數(shù)據(jù)率和時(shí)鐘選擇
CCD圖像輸出數(shù)據(jù)率計(jì)算如下：
式中：F為輸出數(shù)據(jù)率；Fpixel為CCD像元轉(zhuǎn)移速率；A為量化等級(jí)；Npixel為像元數(shù)；Na為啞像元數(shù)；TL為行周期。根據(jù)指標(biāo)計(jì)算，成像系統(tǒng)的數(shù)據(jù)率達(dá)到1 Gb／s以上，因此，數(shù)據(jù)傳輸采用10 b數(shù)據(jù)并行方式，滿足軟硬件設(shè)計(jì)預(yù)定的指標(biāo)要求。
2．2．2 時(shí)鐘域分析
CCD圖像處理單元，主時(shí)鐘采用120 MHz有源晶振(elk_sys)，通過FPGA內(nèi)部全局時(shí)鐘網(wǎng)絡(luò)(BUFG)實(shí)現(xiàn)全局走線；設(shè)計(jì)時(shí)不建議使用DCM。系統(tǒng)的主要時(shí)鐘如表2所示。本文引用地址：http://m.butianyuan.cn/article/191262.htm
系統(tǒng)接收外部行同步時(shí)鐘，通過高頻主時(shí)鐘同步，并在FPGA內(nèi)產(chǎn)生內(nèi)部行頻，用于產(chǎn)生CDS信號(hào)及控制邏輯。通過分頻產(chǎn)生串行時(shí)鐘，完成遙控遙測(cè)信號(hào)的收發(fā)；產(chǎn)生數(shù)據(jù)時(shí)鐘，完成數(shù)據(jù)采樣和傳輸；
2．2．3 成像系統(tǒng)軟件結(jié)構(gòu)及功能實(shí)現(xiàn)
根據(jù)軟件系統(tǒng)功能，自頂向下劃分模塊，如圖2所示。為了保證模塊間信號(hào)的獨(dú)立性，增強(qiáng)了模塊解耦處理，具體的處理原則是：減少模塊IO數(shù)量，減少邏輯關(guān)聯(lián)程度，避免信號(hào)控制環(huán)路產(chǎn)生；存儲(chǔ)器與后續(xù)數(shù)據(jù)處理操作整合；模塊間避免數(shù)據(jù)傳輸，減少異步時(shí)鐘域的數(shù)據(jù)同步問題；采用脈沖電平邏輯實(shí)現(xiàn)模塊控制等。由于合理劃分了軟件模塊，方便了模塊化設(shè)計(jì)和仿真驗(yàn)證，為后續(xù)的工作奠定了堅(jiān)實(shí)的基礎(chǔ)。圖2中三級(jí)模塊沒有具體給出。
評(píng)論