基于TDI-CCD的成像FPGA系統(tǒng)軟件設(shè)計(jì)應(yīng)用
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(1)數(shù)據(jù)解析模塊。通過RS 422解析串行指令，同時(shí)完成部分硬指令翻譯，并根據(jù)指令要求發(fā)送系統(tǒng)遙測(cè)參數(shù)。串行接收數(shù)據(jù)采用累加校驗(yàn)，并對(duì)接收數(shù)據(jù)進(jìn)行預(yù)存儲(chǔ)。校驗(yàn)正確后，將數(shù)據(jù)以乒乓方式存入RAM，以保證讀／寫邏輯不沖突；校驗(yàn)錯(cuò)誤時(shí)，不轉(zhuǎn)存數(shù)據(jù)。根據(jù)不同的指令類型，對(duì)相應(yīng)的地址進(jìn)行讀／寫操作，更新完畢后給出標(biāo)志位。
(2)視頻控制模塊。輸出A／D參數(shù)、CDS信號(hào)和A／D輸出時(shí)鐘。A／D參數(shù)采用廣播方式，通過使能信號(hào)完成20路AD的配置；由外行信號(hào)htck同步A／D的控制邏輯以及CDS信號(hào)；由于數(shù)據(jù)處理速度較低，實(shí)現(xiàn)時(shí)，通過增加扇出、減少模塊復(fù)用，來降低資源利用率。CDS采樣脈沖的位置對(duì)信號(hào)質(zhì)量影響很大，需要精細(xì)調(diào)節(jié)。在設(shè)計(jì)時(shí)，采用FPGA內(nèi)部移位寄存器生成不同位置的采樣脈沖，在調(diào)試中實(shí)現(xiàn)精確對(duì)準(zhǔn)。
(3)數(shù)據(jù)整合模塊。將輸入的20路圖像數(shù)據(jù)整合一路輸出。根據(jù)工作指令選擇灰度圖像或?qū)崟r(shí)圖像，并行存儲(chǔ)到相應(yīng)的fifo中；輸出時(shí)，通過控制讀使能信號(hào)，實(shí)現(xiàn)數(shù)據(jù)的循環(huán)讀取。設(shè)計(jì)FIFO時(shí)，仍然采用乒乓方式，通過標(biāo)志信號(hào)使讀寫邏輯分離。相比RAM設(shè)計(jì)而言，避免了大規(guī)模地址線造成的亞穩(wěn)態(tài)問題，設(shè)計(jì)時(shí)序相對(duì)簡(jiǎn)單。
(4)數(shù)據(jù)輸出模塊。根據(jù)衛(wèi)星指令將圖像數(shù)據(jù)按照規(guī)定格式輸出。設(shè)計(jì)時(shí)，需要注意數(shù)傳協(xié)議中各數(shù)據(jù)段數(shù)據(jù)的輸出時(shí)序。因此，良好的模塊規(guī)劃，更有利于程序的實(shí)現(xiàn)和驗(yàn)證。
2．3 性能與設(shè)計(jì)要點(diǎn)
(1)FPGA內(nèi)部時(shí)鐘域分析有利于同步設(shè)計(jì)的實(shí)現(xiàn)，在良好的時(shí)鐘分配下，能夠提高系統(tǒng)運(yùn)行頻率，增加軟件可靠性。根據(jù)FPGA資源說明，每個(gè)slice有固定數(shù)量的觸發(fā)器和查找表(LUT)資源，合理利用可以降低器件資源的利用率。
(2)組合邏輯容易產(chǎn)生亞穩(wěn)態(tài)，為系統(tǒng)帶來不確定因素，同時(shí)，組合邏輯延時(shí)也限制了系統(tǒng)的運(yùn)行頻率。在頻率要求較高的模塊內(nèi)部，可以采用流水線技術(shù)降低組合邏輯規(guī)模。
(3)軟件結(jié)構(gòu)對(duì)系統(tǒng)性能和資源使用有很大的影響；不合理的結(jié)構(gòu)劃分不僅浪費(fèi)資源，也不利于軟件的升級(jí)和維護(hù)。該軟件通過合理的結(jié)構(gòu)和接口信號(hào)劃分，力求達(dá)到模塊解耦的目的。通過詳細(xì)的接口時(shí)序說明，可以更好的進(jìn)行軟件維護(hù)和更新，為后續(xù)開發(fā)奠定基礎(chǔ)。
2．4 關(guān)于軟件系統(tǒng)工作頻率和硬件速度的匹配
電路設(shè)計(jì)時(shí)，通過分析硬件電路的芯片參數(shù)和電路延時(shí)指導(dǎo)軟件設(shè)計(jì)。對(duì)于關(guān)鍵信號(hào)走線，除了可以在硬件上設(shè)置延時(shí)線外，F(xiàn)PGA內(nèi)部可以通過DLL倍頻時(shí)鐘，通過時(shí)鐘計(jì)數(shù)方式實(shí)現(xiàn)延時(shí)，或者通過FPGA內(nèi)部LUT和門邏輯實(shí)現(xiàn)組合邏輯延時(shí)設(shè)計(jì)。由于FPGA的端口速率有限，不同等級(jí)的FPGA芯片的處理速度也不同，因此，需要參考FPGA的參數(shù)特性設(shè)計(jì)系統(tǒng)結(jié)構(gòu)，并確定端口數(shù)傳規(guī)則和內(nèi)部結(jié)構(gòu)，同時(shí)，注意與外圍
硬件的匹配，以保證軟硬件可靠運(yùn)行。
3 實(shí)時(shí)圖像效果評(píng)估
圖3給出了實(shí)驗(yàn)室條件下的原始數(shù)據(jù)圖像。通過調(diào)整信號(hào)處理器的增益，調(diào)整相應(yīng)抽頭的灰度值，從而達(dá)到灰度均衡效果；通過觀察相應(yīng)的圖像數(shù)據(jù)可以得出，數(shù)據(jù)處理和成像效果達(dá)到預(yù)定指標(biāo)要求。本文引用地址：http://m.butianyuan.cn/article/191262.htm
4 結(jié)語
FPGA成像軟件是系統(tǒng)可靠運(yùn)行的重要保障，其性能對(duì)整體分辨率的提高有著舉足輕重的作用。在給定的硬件條件下，通過高效設(shè)計(jì)FPGA軟件，能夠顯著提高系統(tǒng)性能。在成像軟件的數(shù)據(jù)處理方法上，仍然有很多方向，如實(shí)時(shí)圖像壓縮傳感，提高系統(tǒng)的傳輸能力；在FPGA內(nèi)部進(jìn)行海量數(shù)據(jù)處理等。通過實(shí)驗(yàn)證明，該軟件的實(shí)際運(yùn)行速度達(dá)到要求。因?yàn)橛布幚硭俣鹊南拗?，若想提高軟件運(yùn)行頻率，尋求更加合理的軟件系統(tǒng)結(jié)構(gòu)以及電子學(xué)分系統(tǒng)結(jié)構(gòu)將成為重要的研究?jī)?nèi)容。
評(píng)論