基于FPGA的高精度信號源的設(shè)計

摘要：為進(jìn)行高精度信號源的設(shè)計，同時降低設(shè)計成本，以CyclONe II系列低端FPGA為核心，利用直接頻率合成技術(shù)，對正弦信號等數(shù)據(jù)進(jìn)行1/4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實現(xiàn)了正弦信號源的設(shè)計，同時，實現(xiàn)三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數(shù)字調(diào)制信號，系統(tǒng)還具有掃頻、指定波形次數(shù)等功能。仿真結(jié)果表明，信號源精度高，頻率調(diào)整步進(jìn)可達(dá)0.034 92 Hz，頻率范圍為0.034 92 Hz~9.375 MHz，制作成本低，功能豐富。

　　0 引言

　　近年來電子信息技術(shù)飛速發(fā)展，使得各領(lǐng)域?qū)π盘栐吹囊蟛粩嗵岣?，不但要求其頻率穩(wěn)定度和準(zhǔn)確度高，頻率改變方便，而且還要求可以產(chǎn)生任意波形，輸出不同幅度的信號等。DDFS技術(shù)是自上世紀(jì)70年代出現(xiàn)的一種新型的直接頻率合成技術(shù)。DDFS技術(shù)是在信號的采樣定理的基礎(chǔ)上提出來的，從“相位”的概念出發(fā)，進(jìn)行頻率合成，不但可利用晶體振蕩的高頻率穩(wěn)定度、高準(zhǔn)確度，且頻率改變方便，轉(zhuǎn)換速度快，便于產(chǎn)生任意波形等，因此，DDFS技術(shù)是目前高精密度信號源的核心技術(shù)。

　　1 DDFS技術(shù)原理及相關(guān)參數(shù)計算

　　DDFS技術(shù)的原理：將對正弦信號(或其他信號)的采樣量化數(shù)據(jù)存入ROM存儲器中，在時鐘的控制下，依次或隔一定步進(jìn)讀取ROM中的數(shù)據(jù)，再通過D／A轉(zhuǎn)換芯片轉(zhuǎn)換成模擬信號，進(jìn)一步經(jīng)后級的低通濾波器、功率放大電路等來實現(xiàn)頻率合成。其主要的組成部分包括相位累加器、數(shù)據(jù)存儲ROM表、D／A轉(zhuǎn)換、低通濾波器及功率放大電路等。

　　根據(jù)DDFS原理，DDFS主要參數(shù)包括正弦信號的采樣點數(shù)N，最高輸出頻率fomax，最低輸出頻率fomin及頻率分辨率△fo等。本設(shè)計要產(chǎn)生1 Hz～10 MHz范圍內(nèi)，步進(jìn)為1 Hz的正弦信號，參數(shù)計算如下：

1)輸出頻率通式fo ，N為采樣點個數(shù)，S為步進(jìn)長度。

　　2)輸出最高頻率fomax ；根據(jù)奈奎斯特采樣定理，1個周期至少采樣兩個點才能保證原信號的頻率信息。而實現(xiàn)工程應(yīng)用中一個周期至少采樣16個點或更多點，以保證輸出信號的質(zhì)量。輸出最高頻率要達(dá)10 MHz，所需的系統(tǒng)時鐘信號頻率fc為160 MHz。由于本文使用的外接晶振為50 MHz，則必須使用CycloneII系列FPGA自帶的數(shù)字鎖相環(huán)(PLL)對輸入時鐘進(jìn)行倍頻，以達(dá)到所需的時鐘頻率160 MHz?？扇?倍頻到150 MHz。此時系統(tǒng)輸出的最高頻率為：fomax=150 MHz／16=9．375 MHz。雖然通過提高鎖相環(huán)的倍頻數(shù)，可進(jìn)一步提高工作頻率，從而可以產(chǎn)生更高的輸出信號頻率，但由于在進(jìn)行DDFS模塊設(shè)計時，其所能工作的最高頻率將制約著倍頻數(shù)。
　　3)輸出最低頻率fomin 要做到fc／N=1 Hz，則N=2n=150M，n=log2(150 M)=[27．16]=28。即ROM中的采樣數(shù)據(jù)為150M點，對應(yīng)的尋址ROM的地址位數(shù)據(jù)長度為28位。

　　4)頻率分辨率△fo △fo=fc/2n，已知ROM的地址位至少為28位，本設(shè)計中取32位，這樣所得的fomin及△fo為150M／232=0．03492 Hz。

　　5)ROM數(shù)據(jù)1／4周期壓縮 ROM的尋址地址位長度為32位，即所需的ROM單元數(shù)將為232個。但ROM中并不需要存儲這么多數(shù)據(jù)點，因為數(shù)據(jù)重復(fù)量非常大，只需存入一定量的點即可。本設(shè)計中，根據(jù)正弦信號周期內(nèi)的數(shù)據(jù)特點，對周期正弦信號的(0，π／2)區(qū)間進(jìn)行1 024點的采樣，進(jìn)行12位的量化并存入ROM。這相當(dāng)于對(0，2π)區(qū)間進(jìn)行了4 096個點的采樣，ROM數(shù)據(jù)量壓縮為1／4。此時，相位累加器輸出地址位相應(yīng)修改為30位。這樣以來，在進(jìn)行數(shù)據(jù)輸出時，對(π，2π)區(qū)間的數(shù)據(jù)要做取補的運算。因為在這個區(qū)間上正弦信號數(shù)據(jù)為負(fù)值。

　　6)ROM地址位長度 通過數(shù)據(jù)壓縮，ROM的地址只需10位，此時，只需要對相位累加器的30位地址位輸出值，取高10位用于ROM尋址即可。

　　7)步進(jìn)位長度 步進(jìn)最大應(yīng)為232／24=228，即為28位的二進(jìn)制數(shù)。