基于FPGA的高性能DAC芯片測(cè)試與研究

　　Sin 信號(hào)測(cè)試：輸入正弦波頻率25 kHz，AD 采樣率為100 MHz/s，輸出數(shù)字信號(hào)經(jīng)過(guò)Matlab 分析計(jì)算后，測(cè)得SNR是58 dB,SINAD 是57.75 dB,SFDR 是62.84 dB,THD 是58.62 dB,ENOB 是9.3 位。時(shí)域波形和FFT 變換后14 階諧波的頻譜如圖4 和圖5 所示。

圖4 sin 信號(hào)輸出時(shí)域波形

圖5 sin 信號(hào)輸出頻域波形

　　4 結(jié)語(yǔ)

　　以12 位、250 Ms/s DAC 芯片為例，在FPGA 的基礎(chǔ)上使用回路測(cè)試法，測(cè)試了其靜態(tài)特性參數(shù)和動(dòng)態(tài)特性參數(shù)。實(shí)驗(yàn)結(jié)果表明，可以有效地測(cè)試DAC 芯片的靜態(tài)特性參數(shù)和動(dòng)態(tài)特性參數(shù)。同時(shí)可以測(cè)試不同分辨率和采樣速度的DAC 芯片，測(cè)試結(jié)果比普通模擬測(cè)試儀器的精度高，測(cè)試系統(tǒng)比專(zhuān)用DAC 自動(dòng)測(cè)試設(shè)備成本低。