高精度DDFS信號(hào)源FPGA實(shí)現(xiàn)
加入技術(shù)交流群
1)相位累加器(地址發(fā)生單元) 設(shè)計(jì)思路為根據(jù)輸入的Step值，計(jì)算出1／4周期采樣的點(diǎn)數(shù)m，然后在時(shí)鐘作用下進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值達(dá)m個(gè)時(shí)，說明一個(gè)象限內(nèi)已經(jīng)取完點(diǎn)，此時(shí)象限控制字自加1，計(jì)數(shù)變量重新置零，此時(shí)依次產(chǎn)生了如下(0，Step，…，(m-1)Step)的30位二進(jìn)制地址。截取此地址位的高10位即可用于對(duì)ROM空間的尋址。根據(jù)正弦信號(hào)的特點(diǎn)，下一象限產(chǎn)生的地址應(yīng)該為：((m-1)Step，(m-2)Ste-p，…，0)，依此類推。且象限控制字自加。
2)ROM存儲(chǔ)單元 ROM存儲(chǔ)單元的數(shù)據(jù)可以通過Matlab進(jìn)行計(jì)算獲得，并將其存儲(chǔ)為dds_sin．mif。也可采用其他高級(jí)語言來獲得ROM存儲(chǔ)數(shù)據(jù)。
3)補(bǔ)碼轉(zhuǎn)換電路 (0，π)數(shù)據(jù)直接輸出，(π，2π)象限的數(shù)據(jù)應(yīng)進(jìn)補(bǔ)碼運(yùn)算。對(duì)此補(bǔ)碼電路稍作修改，即可同時(shí)輸出相位正好相反的兩路正弦信號(hào)。
4)數(shù)據(jù)延時(shí)單元 為了使地址單元輸出的象限控制字等與異步ROM配合工作，應(yīng)對(duì)相應(yīng)的數(shù)據(jù)進(jìn)行延時(shí)，以保證輸出數(shù)據(jù)的正確。本設(shè)計(jì)中對(duì)相位控制字延了一個(gè)時(shí)鐘周期。
3 DDFS設(shè)計(jì)模塊性能及所占資源分析
1)DDFS模塊時(shí)序分析 首先應(yīng)當(dāng)分析DDFS模塊的最大時(shí)鐘頻率fmax，因?yàn)樗鼪Q定著系統(tǒng)能否工作在150 MHz或更高的時(shí)鐘頻率。通過Qu-artusII6．0自帶的Timing Analyzer Tools時(shí)序分析，本設(shè)計(jì)中的DDFS模塊的fmax=179．18 MHz，高于150 MHz。故本設(shè)計(jì)理論上可輸出的正弦信號(hào)的最高頻率可達(dá)11．198 MHz。
2)DDFS模塊資源分析 本設(shè)計(jì)使用的是FPGA為Ahem公司的CycloneⅡ系列芯片EP2C5Q208C8，所設(shè)計(jì)的DDFS模塊所占片上資源邏輯單元僅為2％，所占的數(shù)據(jù)存儲(chǔ)空間為12 288 bits，約占總的數(shù)據(jù)存儲(chǔ)空間119 808 bits的10％。可見，通過對(duì)ROM存儲(chǔ)表進(jìn)行數(shù)據(jù)后，DDFS模塊所占片存儲(chǔ)資源較少。因此，FPGA上ROM資源允許調(diào)用若干DDFS模塊來完成各種功能模塊，如2-PSK、2-FSK、2-ASK等數(shù)字調(diào)制。
4 系統(tǒng)性能仿真與測(cè)試
以DDFS模塊為基礎(chǔ)，本設(shè)計(jì)實(shí)現(xiàn)了兩組反相的正弦信號(hào)、余弦信號(hào)、三角波信號(hào)、鋸齒波、2-PSK、2-FSK、2-ASK等數(shù)字調(diào)制信號(hào)、掃頻及任意次波形輸出等功能。
在本設(shè)計(jì)中，仿真主要通過QuartusII6．0自帶的Simulator Tool來進(jìn)行數(shù)據(jù)仿真。從仿真圖上可驗(yàn)證該設(shè)計(jì)的正確性。同時(shí)，通過Qu-artusII6．0自帶的Signal TapⅡ邏輯分析儀來進(jìn)行邏輯功能的硬件驗(yàn)證。
1)基本正弦信號(hào)輸出 在本設(shè)計(jì)中同時(shí)產(chǎn)生兩組信號(hào)，一組為正弦信號(hào)，另一組與之反相。圖2是步進(jìn)長度設(shè)定為(50 000 000)10時(shí)的正弦信號(hào)Signal Tap II采樣圖，其頻率分別為fo=582．076 6 kHz。此時(shí)輸出信號(hào)為可產(chǎn)生的最高頻率。從所獲得的輸出信號(hào)的波形上看，頻率較低時(shí)，曲線穩(wěn)定且光滑；頻率較高時(shí)，波形失真也并不大，可以通過后級(jí)濾波網(wǎng)絡(luò)進(jìn)行波形的進(jìn)一步平滑。且頻率穩(wěn)定度相當(dāng)高。本文引用地址：http://m.butianyuan.cn/article/191312.htm
在外部時(shí)鐘50 MHz的頻率下，可以獲得的最高頻率約為3．125 MHz，最低頻率及頻率步進(jìn)可以低至11．64 MHz。當(dāng)對(duì)外部時(shí)鐘信號(hào)倍頻至150 MHz后，最高輸出頻率可以達(dá)到9．375 MHz，最低頻率及頻率步進(jìn)可以低至34．925 MHz。進(jìn)一步提高頻率及模塊性能，能獲得更大頻率范圍的信號(hào)。
評(píng)論